UNIVERSIDAD DEL VALLE – SEDE ZARZAL

FACULTAD DE INGENIERÍA
ESCUELA DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
Programa Académico de Ingeniería Electrónica
Diseño Lógico Combinacional
Periodo académico: 2023-1

TALLER – VHDL

Codifique en VHDL cada uno de los siguientes bloques combinacionales:

1. Decodificador 3:8
2. Codificador 4:2
3. Multiplexor de 4 canales
4. Sumador completo (usted especifica el número de bits)
5. Decodificador display 7 segmentos.

A lo anterior, realice un informe donde especifique para cada circuito:

1. Código con sus respectivos comentarios
2. Diagrama lógico
3. Simulación (diagrama de tiempo o banco de pruebas) agregando las capturas de pantalla.

Se realiza en grupos de 3 personas y en el campus virtual se habilitará una asignación tipo tarea para que
un integrante de cada grupo cargue el documento respectivo.

La fecha y hora límite de entrega es el miércoles 14 de junio de 2023 a las 18:00 horas.