Práctica PLL

Comunicaciones Inalámbricas
Elena Cobo José Gabriel Pablo Suárez
elecobo@ucm.es joseglop@ucm.es pasuar03@ucm.es
Mayo 2023

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Índice
1. Introducción 3

2. Cuestiones 3
2.0.1. PLL orden 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.0.2. PLL orden 2 tipo 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.0.3. PLL orden 2 tipo 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.1. Tabla resumen y análisis en F{x(t)} . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2. Modificación del PLL(2),2 y estudio de su margen funcional . . . . . . . . . . . . . . . . . . . 8
2.3. Diseño de un modulador AM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

3. Conclusiones 9

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1. Introducción
El bloque de bucle de enganche de fase (PLL) originalmente del inglés: “Phase Locked Loop” es un sis-
tema de control de realimentación que ajusta automáticamente la fase de una señal generada localmente
para que coincida con la fase de una señal de entrada. Los PLL funcionan produciendo una frecuencia de
oscilador que coincide con la frecuencia de una señal de entrada. En esta condición de bloqueo, cualquier
cambio pequeño en la señal de entrada aparece primero como un cambio de fase entre la señal de entrada
y la frecuencia del oscilador. Este cambio de fase actúa entonces como una señal de error para cambiar la
frecuencia del oscilador PLL local para que coincida con la señal de entrada. El nombre de bucle de enganche
de fase se debe a la relación de enganche de fase entre la señal de entrada y el oscilador local. Los PLL se
utilizan a menudo en aplicaciones de comunicación de alta velocidad.

En este informe queda recogido el diseño de 3 circuitos PLL:

PLL de orden (1).
PLL de orden (2), tipo 1 1 .

PLL de orden (2), tipo 2 2 .

Los 3 circuitos PLL han sido diseñados para funcionar a una frecuencia de 130,8 kHz.

2. Cuestiones
En este aparado se da respuesta a las preguntas formuladas en el enunciado de la práctica. Además se
adjuntan las capturas de pantalla de los esquemáticos de los PLLs, ası́ como sus respuestas temporales y
frecuenciales, con el fin de verificar que están enganchados, y que funcionan a la frecuencia deseada. Por
último se adjunta la tabla resumen del enunciado con los valores de los parámetros más importantes del
diseño de los tres circuitos, y por último, se contesta a la cuestión 3 del enunciado de la práctica.

2.0.1. PLL orden 1

En este apartado se adjuntan el esquemático y las respuestas temporales y frecuenciales del PLL. Adi-
cionalmente, se adjunta al principio un PLL de orden 1 sin ganancia, para entender mejor el funcionamiento
del mismo y el impacto posterior que tiene la ganancia sobre el diseño.

Figura 1: Esquemático del PLL de orden 1 sin ganancia adicional.

Su respuesta temporal y frecuencial es la siguiente;

Figura 2: Respuesta temporal (izquierda) y espectro en frecuencia (derecha).

1 Este tipo de PLL implementa un filtro pasivo.
2 Este tipo de PLL implementa un filtro activo.

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 Como puede verse en la respuesta frecuencial de la figura 2 el PLL no está enganchado. A continuación
se adjunta el esquemático del PLL de orden 1 con ganancia fija:

Figura 3: Esquemático del PLL Orden 1

En la figura 7 se adjunta la respuesta temporal y frecuencial del PLL. Como se puede apreciar, el PLL se
desengancha con el tiempo, pero esto era de esperar, pero, ¿porque se desengancha?. Esto se debe, a que la
elección de la ganancia g, fija directamente; la frecuencia de corte, el error de fase y el ruido que se obtiene,
en definitiva, muchos condicionantes dependientes de una única variable. Por ello, según pasa el tiempo,
el PLL no es capaz de seguirle el rastro a fr , pues su correcto funcionamiento depende únicamente de la
ganancia establecida.

Figura 4: Respuesta temporal (izquierda) y espectro en frecuencia (derecha).

El tiempo de simulación es de 50 ms, tiempo más que suficiente para comprobar que el PLL se engancha y
que no pierde el rastro de la frecuencia de referencia. Para poder medir el ruido de fase3 , hay que colocar un
medidor a la salida del multiplicador, como se puede ver, hay un armónico en 2 · fr siendo fr = 130, 8 kHz.
Esto era de esperar, pues encaja con lo que se vio en teorı́a ya que el ruido de fase siempre se da para esa
frecuencia, ya que se trata de un multiplicador de señales, y al multiplicar las señales se obtiene un término
predominante al doble de la frecuencia de referencia. Aunque no aparece en la figura, el ruido de fase se
verı́a en rojo y osciları́a con una amplitud considerable.

2.0.2. PLL orden 2 tipo 1

Este PLL viene caracterizado por el tipo de filtro que tiene, como ya vimos, el orden del PLL determina
el número de polos de la función de transferencia, y el tipo, determina el tipo de filtro. Como este PLL es
de tipo 1, su filtro asociado es pasivo y paso bajo. El esquemático del PLL implementado puede verse en la
siguiente figura:

Figura 5: Esquemático del PLL Orden 2 tipo 1.

Los valores del filtro pasivo han sido calculados teniendo en cuenta la banda deseada del PLL (como la
3 Como se ha visto en teorı́a, el ruido de fase viene caracterizado por la tensión a la salida del detector de fase, i.e., vd

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variación de frecuencia es de ±10 %(fr ) ∼ 13 kHz ∴ fc1 = 15 kHz, en el caso de fc2 , esta frecuencia ha sido
elegida para obterner mucha atenuación ∴ fc2 = 45 kHz). Sabiendo fc1 y fc2 , el cálculo de las resistencias es
1
trivial: τ1 +τ 2
= ωc1 y τ12 = ωc2 (se ha supuesto c = 10 nF) Operando se obtiene que, R1 ≈ 70Ω y R2 ≈ 35Ω.
ultima ultima
Adicionalmente, en la última etapa se ha incluido un filtro LPF con fc1 = 28 kHz y fc2 = 31 kHz,
con el objetivo de filtrar la DC del error de fase (vd = 0,5 V) A continuación se adjunta una captura del
filtro por separado, ası́ como su respuesta en el dominio de la frecuencia.

Figura 6: Esquemático del filtro pasivo.

A continuación se muestra el diagrama de Bode del filtro pasivo, en cada una de las etapas del filtro y
su respuesta total.

Figura 7: Respuesta por etapas (izquierda) y contribución total (derecha).

El comportamiento del filtro es el esperado. Para entender mejor el impacto que tiene el filtro en el
diseño, se adjunta a continuación el espectro del error de fase vs el error de fase filtrado:

Figura 8: En rojo el error de fase sin filtrar y en verde el error de fase filtrado. A la derecha, la respuesta
temporal una vez el PLL está engachado.

Como se puede apreciar, el cambio es sustancial. Ahora se comprende mejor el papel principal y fun-
damental del filtro dentro del diseño global. Mirando la imagen de la derecha en la figura 9, se ve como la
señal de entrada y de salida están en fase ya que se superponen perfectamente una sobre otra. Además, el
error de fase esté oscilando en la parte positiva (0-1V) esto se traduce en la ausencia del error de fase entre
ambas señales. El error de fase filtrado oscila sobre un valor continuo de 0.5V, que coincide con la tensión
Vc necesaria para que el VCO devuelva la frecuencia de referencia como salida (enganchadas) .

Finalmente, en la figura 9 se adjunta la respuesta temporal y frecuencial del PLL. Como puede verse en la
figura de la izquierda (ver 9), se ha conseguido el efecto del error de fase 0, una vez transcurrido el tiempo
al inicio del proceso de enganche. Una vez se consigue enganchar el PLL a la fr , se mantienen en fase la
entrada y la salida. Con ello, el error de fase es nulo y se mantienen enganchadas, como era de esperar:
vd = 0,5 V. El error de desplazamiento de fase que se ve en el espectro, se debe a la fase en el enganche

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 Figura 9: Respuesta temporal (izquierda) y respuesta frecuencial (derecha).

inicial.
El espectro del PLL enganchado es el siguiente:

Figura 10: Espectro en frecuencia del PLL enganchado.

Como se puede comprobar, el PLL está perfectamente enganchado.

2.0.3. PLL orden 2 tipo 2

El esquemático de este PLL es el siguiente; Siguiendo la dinámica anterior, se comienza con el estudio

Figura 11: Esquemático del PLL de orden 2 tipo 2.

del filtro que caracteriza a este PLL. Como este PLL es de tipo 2, el filtro que le corresponde, es un filtro
activo y paso bajo, de ahı́, la presencia del amplificador operacional en el esquemático. Para el cálculo de R1
y R2 se ha supuesto C = 10 nF, y sabiendo que τ12 = ωc2 con ωc2 = 2πfc2 siendo fc2 = ... kHz, los valores
de las resistencias son: R1 = 11 kΩ y R2 = 1 kΩ. A continuación se adjunta el esquemático del filtro activo,
con su diagrama de Bode asociado:

Figura 12: Esquemático del filtro (izquierda) y diagrama de Bode (derecha).

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 Como puede comprobarse, la frecuencia de diseño es la correcta, y su respuesta es paso bajo.

A continuación se adjunta la respuesta en régimen temporal y frecuencial del PLL:

Figura 13: Respuesta temporal (izquierda) y respuesta frecuencial (derecha).

En color cyan se puede ver la señal de entrada, en color morado se ve la señal de salida del VCO. Puede
verse claramente, como ambas señales se superponen casi a la perfección, el PLL en este régimen ya está
enganchado.

Profundizando en el impacto del filtro activo en el diseño, se puede representar la señal de salida del detector
de fase, ası́ como la señal de salida del filtro, tanto en el dominio del tiempo como en el de la frecuencia;

Figura 14: Respuesta temporal del filtro (izquierda) y respuesta frecuencial del filtro (derecha).

La señal de color rojo representa la salida del detector de fase, mientras que la señal verde se corresponde
con la señal de entrada al VCO. Puede apreciarse el efecto atenuante que sufre la señal tras su paso por el
filtro activo paso bajo.

2.1. Tabla resumen y análisis en F{x(t)}

A continuación se adjunta la tabla con los datos correspondientes a los tres diseños.

Elemento PLL(1) PLL(2),1 PLL(2),2

0,5
Kd (V/rad) 2π = 0,07958 0,07958 0,07958
143880−117720
Kv (Hz/v) 0,5 = 52320 52320 52320
K (s−1 ) 2πKd Kv = 26160,83 26160,83 26160,83
g (veces) 1.05 -
R1 (Ω) - 60,838
R2 (Ω) - 60,838
C (nF) - 10
τ1 (ns) - 608,39
τ2 (ns) - 608,39
ωn (rad/s) 2πKd Kv g = 27468,87 146,63 · 103
ζ - 2,85

Cuadro 1: Resultados obtenidos para una frecuencia de 130,8 kHz

Para el cálculo de las dos constantes de los PLLs, ie., Kd y Kv se han tenido en cuenta las condiciones de
funcionamiento del VCO y del detector de fase. Siguiendo la teorı́a vista en clase, se tiene que:
fOL = 10 %(fr ) = 130800 · 0,1 = 13,08kHz
Luego; fO1 = fr − fOL = 130800 − 13080 = 117,72kHz fO2 = fr − fOL = 130800 + 13080 = 143,88kHz Por
lo tanto las constantes, vendrán dadas por la relación de los valores calculados arriba;
fO2 − fO1 26160 Hz
Kv = = = 26160
V2 − V1 1−0 V

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Y por último Kd :
Vc V
Kd = = 0,5
ϕr − ϕo rad
Luego el valor de la K genérica, común a los tres diseños, es: K = 2πKd Kv = 82184 s−1

2.2. Modificación del PLL(2),2 y estudio de su margen funcional

Si variamos la frecuencia de la señal de referencia dentro del margen del 10 % de error la señal de salida
seguirá a la de referencia, es decir, el PLL seguirá enganchado. Sin embargo, si modificamos la frecuencia
de la señal de referencia fuera de ese margen, el PLL dejará de funcionar y la señal de salida no seguirá a la
de referencia. Esto sucede por tres motivos:

La limitación del oscilador puesto que el parámetro que establece la variación máxima respecto a
la frecuencia central se ha establecido en un 10 %.
La limitación del amplificador, ya que no tiene ganancia suficiente para seguir la fase de referencia.

El margen lineal del multiplicador analógico usado como detector de fase (± π3 ).

2.3. Diseño de un modulador AM

Antes de realizar el diseño, hay que tener en cuenta la ecuación que modela el comportamiento de una
onda modulada en amplitud, como se ha estudiado en teorı́a y en las prácticas de laboratorio, una onda
modulada en amplitud se define de la siguiente manera;

vAM (t) = Ac (1 + m · vm (t)) · cos(ωc t) (1)

Dónde:
vm representa la señal moduladora con frecuencia fm = 250 Hz.
vc representa la señal portadora con frecuencia fc = 87,2 kHz.
Para la implementación del modulador se han implementado fuentes de alimentación de 1V.

Conocida la ecuación caracterı́stica de una modulación AM, el esquemático implementado es el siguiente:

Figura 15: Esquemático del modulador AM.

La respuesta circuital a una señal de entrada es la siguiente:

Figura 16: Señal de salida en el tiempo (izquierda) y espectro de la señal de salida (derecha).

A continuación se adjunta el espectro de la señal de entrada, frente a la portadora recuperada:

Como puede verse, la recuperación de la portadora es correcta, pues las dos frecuencias coinciden y
aunque no tengan el mismo nivel de tensión (esto es de esperar) son señales muy similares.

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 Figura 17: Recuperación de portadora en el dominio frecuencial.

3. Conclusiones
Se mentirı́a, si solo se dijesen cosas buenas de esta práctica realizada, en esta sección. Cabe destacar la
complejidad inicial del proyecto, pues aunque parezcan tareas directas y rápidas, la implementación es todo
lo contrario; proceso lento, estudio intensivo de la teorı́a y sobre todo, la comprensión de todas las señales
involucradas y su significado en términos prácticos. Esta práctica nos ha hecho replantearnos muchos concep-
tos relativos a numerosas asignaturas de la carrera: Análisis de Circuitos, Procesamiento de señales, Control
de Sistemas y como no; Comunicaciones Inalámbricas.

En defintiva, el proceso de diseño de los 2 últimos PLL ha sido lento y complicado, pero ha merecido
la pena, porque realizar esta práctica, nos ha requerido entender al detalle, conceptos clave como: el error
de fase y el impacto de los filtros en el diseño. Algo que seguramente nos ayude mucho de cara al examen.