7.

5 Introducción a los bucles de fase bloqueada

Los PLL son bloques de construcción esenciales para la sincronización, porque son capaces de
recrear una sinusoide de entrada, desviar las pistas en su frecuencia y rechazar el ruido. Estos
circuitos simples, que comprenden solo tres componentes, pueden construirse en los dominios
analógico o digital, o incluso en una mezcla de los dos. A pesar de ser aparentemente simples,
los PLL se han estudiado exhaustivamente y se han escrito varios artículos, tutoriales y libros
sobre el tema. Quizás el libro más conocido sea Phaselock Techniques por Floyd M. Gardner
[13], pero hay varios otros que pueden ser útiles si está interesado en leer más sobre este
tema, por ejemplo. [9], [26], [43]. Nuestro tratamiento de las PLL es muy similar al de las
excelentes comunicaciones digitales: un enfoque de tiempo discreto, por Michael Rice [38].

En esta sección, comenzaremos por definir la estructura de un PLL y luego continuaremos

considerando los comportamientos, los parámetros y la implementación detallada del PLL. Los
PLL de tiempo discreto son de interés principal en nuestro SDR

aplicación, porque los modelos de Simulink muestreados se utilizarán para implementar los
receptores.

En la Figura 7.8 se muestra un diagrama de bloques simple de un PLL. Contiene los siguientes
tres componentes:

• Un detector de fase: el detector de fase genera una señal que varía en proporción a la
diferencia de fase entre la señal entrante y la onda sinusoidal generada localmente.

• Un oscilador controlable: el oscilador es un VCO en PLL analógicos o un NCO en PLL digitales.

El VCO o NCO tiene la tarea de generar una salida sinusoidal (generalmente tanto senoidal
como coseno, o de lo contrario se deriva de la otra) cuya fase y frecuencia se controlan
mediante una señal de entrada que varía con el tiempo.

• Un filtro de bucle: el filtro de bucle actúa sobre la salida del detector de fase para eliminar
los términos de alta frecuencia no deseados y produce la señal que impulsa el VCO o el NCO. El
diseño del filtro de bucle tiene un efecto fundamental en el comportamiento del PLL, como se
explicará en breve.

Continuaremos describiendo cada uno de estos componentes con más detalle en las próximas
páginas.
7.5.1 detector de fase

La función del detector de fase es generar una señal que varía en proporción a la diferencia de
fase entre la señal de entrada de referencia y la onda sinusoidal generada localmente (es decir,
la salida del VCO o NCO). Esto se conoce como error de fase, y para un detector de fase ideal,
el error viene dado por

donde y son las fases de la referencia de entrada y las señales del oscilador local

en el tiempo t , respectivamente, y denota la ganancia del detector de fase.

Los detectores de fase pueden generar el error de fase de diferentes maneras, y con
frecuencia este componente se implementa simplemente como un multiplicador, como se
muestra en la Figura 7.9. Este tipo de detector de fase es fácil de implementar, y produce un
término de baja frecuencia en proporción a la diferencia de fase, y los términos de mayor
frecuencia que se eliminan mediante el filtrado.

Los comportamientos de los detectores de fase ideales y basados en multiplicadores se

describen por sus característicos "scurves" (que se explican en el Apéndice D, página 593). En

general, asumimos que el valor de tiene un valor fijo según el tipo de detector de fase
utilizado.
Se puede establecer a través de la trigonometría que el detector de fase "multiplicador"
produce dos componentes de frecuencia en la salida:

• Un término de baja frecuencia que varía con la diferencia de fase; y

• Un término de alta frecuencia en aproximadamente el doble de la frecuencia de entrada.

Esto se puede mostrar trabajando a través de las matemáticas para el detector de fase
multiplicador, donde sus entradas se definen como

como se muestra en la Figura 7.8.

La salida del detector de fase multiplicador es:

Donde las frecuencias y son iguales, la salida se reduce a:

 Término de baja frecuencia. Término de alta frecuencia

Observe que, de los dos componentes de frecuencia, solo el componente de frecuencia más
baja depende directamente de la diferencia de fase. El filtro de bucle atenúa el término
superior (frecuencia doble), junto con cualquier otro componente de ruido no deseado, que
deja solo el término relacionado con la fase.

Si se puede suponer que la diferencia de fase es pequeña (es decir, cuando el PLL se aproxima
al bloqueo de fase), se puede aplicar la aproximación sin (x) = x, y así el detector de fase
basado en multiplicador proporciona la salida

o equivalente,

donde (más generalmente, donde es la amplitud de la señal de

referencia de entrada, x(t) ).

En el Apéndice D se proporcionan más detalles sobre los detectores de fase, tanto basados en
multiplicadores como ideales.(página 593).

7.5.2 El filtro de bucle (y los PLL de tipo 1, tipo 2 y tipo 3)

El filtro de bucle tiene la tarea de filtrar la señal de error producida por el detector de fase. En
la mayoría de los casos, el filtro de bucle es un filtro de paso bajo simple, compuesto de una
ruta proporcional y una o más rutas integrales.

El diseño del filtro de bucle es vital para definir las características generales y el
comportamiento del PLL.

El tipo de PLL corresponde al número de integradores en el bucle, siendo los PLL normalmente
Tipo 1 (un integrador), Tipo 2 (dos integradores) o Tipo 3 (tres integradores). El número total
de integradores es la suma de los integradores del filtro de bucle, más el VCO o NCO (que
contribuye con un integrador, porque integra la señal de realimentación suministrada al VCO /
NCO para controlar su fase actual).

La Tabla 7.2 resume la composición de las tres variaciones de PLL anteriores, en términos de
integradores. Discutiremos los filtros de bucle más adelante en la Sección 7.6, cuando se
presentará un modelo de tiempo discreto del PLL, junto con ejemplos de gráficos de flujo de
señal.

7.5.3 El oscilador controlable (VCO / NCO)

Un PLL requiere un VCO o NCO, y ambos tienen el mismo comportamiento básico. Aunque los
VCO son componentes analógicos, una versión muestreada del VCO se puede usar para
modelar en Simulink, mientras que los NCO son inherentemente digitales y operan solo en
tiempo discreto. En muchos de los modelos que siguen en esta sección, cualquiera de los tipos
de oscilador es aplicable.

El VCO o NCO es un oscilador con una frecuencia estándar o de reposo, fo, y una entrada de
control que puede ajustar la frecuencia de salida hacia arriba o hacia abajo desde el valor de
reposo. Ahora consideraremos los VCO y luego los NCO con un poco más de detalle.

Oscilador controlado por voltaje (VCO)

En el modelo PLL, la diferencia de fase filtrada actúa como la señal de control, ,que se
ingresa al VCO:

cuanto mayor sea la diferencia de fase, mayor será el ajuste aplicado. Las salidas y
las generadas por el VCO son coseno y ondas sinusoidales a la frecuencia ajustada.

La interfaz del VCO se muestra en la Figura 7.10. Tenga en cuenta que un VCO genérico puede
generar salidas sinusoidales y coseno, o tener solo una salida única.

Al tomar la salida del coseno (y de manera similar para el seno), la señal generada por el VCO
se puede expresar como

donde se encuentra la fase estimada en el tiempo, generada al integrar la entrada de

control al VCO en todo el tiempo desde el tiempo = 0, es decir,
y es la ganancia (o sensibilidad) asociada con el VCO, normalmente expresada en radianes
/V

Oscilador controlado numéricamente (NCO)

El NCO es una versión de tiempo discreto del VCO y tiene una interfaz equivalente, como se
muestra en la Figura 7.11, donde está el índice de muestra.

Al igual que el VCO, el NCO produce una onda de coseno de salida a una frecuencia de reposo

específica, ajustada por una señal de control de entrada. La salida en la muestra viene
dada por

donde es el período de la muestra, y es la fase estimada en la muestra ,

generada al sumar la entrada de control al NCO, ,sobre todas las muestras, es decir,
El parámetro es equivalente al del modelo de tiempo continuo para el VCO, y
también se da en radianes / V.

Para comprender el comportamiento de los suboficiales, es útil considerar cómo funciona en

una muestra de muestra. El comportamiento interno de un NCO se describe a menudo en
términos de tamaño de paso,. Si nosotros

suponga que el tamaño de paso es fijo, entonces la fase del NCO se incrementa según el
tamaño de paso dado en cada muestra, es decir,

y por lo tanto, el NCO avanza a través de un ciclo completo (2 radianes) a lo largo de un

número fijo de períodos de muestra. Una vez generada la fase, se realiza una conversión de
fase a amplitud para generar la amplitud de la onda sinusoidal y / o coseno en esa fase
específica.

El tamaño de paso controla la velocidad de los incrementos de fase y, por lo tanto, también
controla la frecuencia de la onda de coseno generada, con un tamaño de paso más grande que
produce una frecuencia más alta. Por ejemplo, si el tamaño del paso era equivalente a 30o, o
radianes, entonces se requerirían 12 muestras para avanzar a través de un ciclo
completo de una onda de coseno. Si el tamaño del paso era 15o, o radianes, entonces
tomaría 24 muestras (el doble de

largo) para completar un ciclo completo. Así, se ve que la frecuencia de la onda coseno
generada es numéricamente controlable. Estos dos ejemplos

se muestran en la Figura 7.12. Observe que las

ondas cosinas completan un ciclo completo después de 12 y 24 ciclos respectivamente, en

cada caso correspondiente a una fase de radianes.

Cuando se opera en radianes, el tamaño de paso requerido para generar una salida de seno o

coseno a una frecuencia particular deseada, , viene dado por:

Por ejemplo, si
Figura 7.12: Ejemplo de comportamiento de un NCO para dos tamaños de pasos fijos
diferentes

La discusión hasta ahora ha asumido que el tamaño del paso, es un valor constante,
produciendo una cosinusoide de frecuencia fija. El requisito en un PLL es tener un generador
de ondas de coseno dinámicamente controlables, y de hecho, esto se puede lograr utilizando

un suboficial. En este escenario, el tamaño de paso en la muestra se forma sumando dos

componentes del tamaño de paso: , un valor constante correspondiente a la frecuencia de

reposo; y, que representa el término de ajuste que puede variar con el tiempo.

El término de ajuste es suministrado por la señal de realimentación PLL, es decir ,

escalada por la ganancia del oscilador, que tiene unidades de radianes / V. Por lo tanto, el
tamaño del paso

representa un ángulo de fase. Por lo tanto, un mayor valor de la ganancia del oscilador hace
que el NCO sea más sensible a los cambios en la señal de realimentación.

El procesamiento realizado por el NCO se puede resumir en la Figura 7.13. Observe que la
dirección del flujo de datos es de derecha a izquierda en este diagrama, que refleja la posición
del NCO dentro del circuito de retroalimentación.

Se debe tener en cuenta que, si la constante de ganancia no se establece en el análisis,

entonces implícitamente (y de hecho esta es una opción común).

Figura 7.13: Descripción general del procesamiento de NCO en el bucle de realimentación PLL

El error producido por el detector de fase PLL disminuye a cero una vez que la onda coseno
sintetizada ha convergido a la señal de referencia de entrada (es decir, una vez que las dos
ondas cosinas están en fase). Como resultado, la salida del filtro de bucle se ajusta de tal
manera que produce una salida constante (o, en la práctica, puede fluctuar ligeramente
alrededor del valor deseado) y esto proporciona la señal de ajuste al NCO. Una vez que se ha
alcanzado el bloqueo, el tamaño del paso de NCO no se ajusta más por el circuito de
retroalimentación, aparte de estas pequeñas fluctuaciones.

Vale la pena señalar que, si bien se permite que la fase que se muestra en la Figura 7.12 se
incremente sin límites, es igualmente válido expresar el "módulo " de la fase (lo que
significa que la fase finaliza ). Tener un ciclo completo de una onda sinusoidal es
conveniente desde una perspectiva conceptual. Aquellos

trabajar con implementaciones de hardware basadas en tablas de búsqueda puede preferir un

rango de , donde es un entero positivo, para corresponder con el número

de ubicaciones de memoria utilizadas para almacenar las muestras de onda sinusoidal. En este

caso, se debe incorporar un factor de escala adicional en el bloque de ganancia al lado

(que se muestra en la Figura 7.13), para reflejar que un ciclo completo implica contar hasta

en lugar de .

Como hemos visto, el PLL es simple en su construcción, pero aún así, puede ajustarse a través
de un conjunto de parámetros para lograr una variedad de comportamientos. A continuación
vamos a discutir estos aspectos del diseño de PLL.

7.6 Modelo PLL de Tiempo Discreto

Ahora comenzaremos a centrarnos en los PLL digitales, que se pueden expresar en términos de
notación de dominio Z. Primero, se examinará el componente del filtro de bucle.

La Figura 7.14 muestra un modelo general para la construcción de filtros de bucle PLL digitales
de Tipo 1, Tipo 2 y Tipo 3. Tenga en cuenta que el Tipo se puede configurar configurando los
coeficientes multiplicadores apropiados.

Figura 7.14: Filtros de bucle PLL para los tipos 1, 2 y 3

Resumir:

• Tipo 1 - K1 tiene un valor significativo; tanto K2 como K3 se ponen a cero (o se omiten las
ramas);

• Tipo 2 - K1 y K2 tienen valores significativos; K3 se establece en cero (o se omite la rama);

• Tipo 3: todos los coeficientes tienen valores significativos.

La combinación del filtro de bucle con las otras partes del PLL da como resultado el gráfico de
flujo de señal de la Figura 7.15.
Observe que las ganancias asociadas con el detector de fase y el NCO, Kp y Ko se han
incorporado junto con los coeficientes dentro del filtro de bucle.

Antes de pasar a considerar el diseño de PLL en detalle, comenzaremos con algunos ejercicios
que ilustran la construcción general y el comportamiento de los PLL, centrándose en la versión
Tipo 2.

Figura 7.15: Modelo de un PLL digital genérico

En primer lugar, veremos el componente detector de fase, implementado como un

multiplicador. El detector de fase multiplica dos ondas sinusoidales de entrada, A y B, para
encontrar la diferencia de fase entre ellas.

(a)Abrir MATLAB. Establezca el directorio de trabajo en una carpeta apropiada para que pueda
abrir este modelo:

(b) Inspeccione el sistema. Tenga en cuenta las frecuencias y fases de las entradas, en MHz y
radianes.

(c) Simular! Ejecute la simulación en el botón "Ejecutar" en la barra de herramientas

de Simulink y observe la señal en el alcance del tiempo. ¿Qué forma toma la salida? ¿Se puede
dar cuenta de la compensación de DC?

(d) Intente cambiar la fase de Sine Wave B, luego vuelva a estimular y observe cualquier
cambio en la salida del detector.

(e) Análisis espectral. Inspeccione el espectro de la salida del detector de fase, utilizando el
analizador de espectro. Debería ver dos componentes de frecuencia significativos (acercar
alrededor de 0Hz si parece que hay un solo componente principal).
(f) Confirme las matemáticas ... Usando la trigonometría, ¿puede relacionar las frecuencias de
estos componentes con las frecuencias de las entradas? Volver a la Sección 7.5.1 en la página
246 puede ayudar.

(g) Intente repetir el proceso con diferentes frecuencias de entrada.

El filtro de bucle procesa la señal de salida del detector de fase. Este ejercicio introduce las
propiedades de los filtros de bucle Tipo 1 y Tipo 2, y aplicamos un impulso para encontrar las
respuestas de frecuencia de dos diseños de ejemplo.

(a) Abra el modelo:

(b) Inspeccionar la construcción de los filtros de bucle. Los parámetros se establecen en la

máscara de bloque (es decir, el diálogo que se abre cuando está en el bloque), y los

componentes subyacentes se pueden ver en la flecha pequeña en la esquina inferior

izquierda del icono de la máscara.

(c) Ejecutar una simulación. Simule el modelo con el botón "Ejecutar" y examine las
gráficas del analizador de espectro, que miden las potencias de las salidas del filtro de bucle.
Recordemos que un impulso excita todas las frecuencias.

(d) Considere los resultados de la simulación ... Acérquese a los gráficos del dominio de la

frecuencia con el botón , y debería ver que el filtro Tipo 2 tiene una ganancia mayor en
DC. ¿Cuál es la potencia de las salidas de los filtros de bucle Tipo 1 y Tipo 2 a 0Hz?

(e) Recuerde el componente de 10MHz del detector de fase (es decir, el término "doble
frecuencia", que no es útil para corregir la fase). ¿Qué son las potencias de salida en esta
frecuencia?

(f) Debería poder concluir que los filtros de bucle Tipo 1 y Tipo 2 atenuarán en gran medida el
término de "doble frecuencia". El filtro de bucle Tipo 2 aplicará una ganancia más alta al
término de "fase" cerca de DC que el Tipo 1.

Ahora pondremos juntos el detector de fase y el filtro de bucle Tipo 2, a medida que
comenzamos a construir un PLL Tipo 2.

(a) Abra el modelo:

(b) Inspeccione las propiedades de las fuentes de onda sinusoidal. ¿Cuáles son sus frecuencias
y fases iniciales? Teniendo esto en cuenta, ¿a qué frecuencias espera ver los dos componentes
espectrales emitidos por el detector de fase?

(c) Simular! Ejecute la simulación y compare los resultados del dominio de frecuencia abriendo
los dos analizadores de espectro y colocándolos uno al lado del otro. Deberías ver algo como lo
siguiente. Mire en particular los componentes circulados.

(d) Inspeccionar las parcelas. Observe que el filtro de bucle ha atenuado significativamente el
componente de alta frecuencia. Acércate a los dos espectros y cuantifica la cantidad de
atenuación introducida por

el filtro de bucle.

(e) Ahora haga zoom para ver el componente de baja frecuencia y descubra cuánto lo ha
atenuado el filtro de bucle. ¿Por qué podría ser esto?

(f) Observe también los gráficos de Time Scope para las dos señales. Teniendo en cuenta los
componentes de alta y baja frecuencia que genera el detector de fase, también debería ser
posible identificarlos en las formas de onda. El componente de alta frecuencia aparece como
una onda sinusoidal (de reducción

amplitud después del filtro), y también hay un desplazamiento de CC resultante del término de
baja frecuencia.

En este ejemplo, se ha agregado un VCO, haciendo un PLL tipo 2 completo. Cuando se utiliza
un filtro de bucle de Tipo 2, el PLL debe poder seguir un cambio de escalón o rampa en la fase
(desviaciones tanto en la fase como en la frecuencia), con un error de fase cero una vez que se
haya adaptado. Más adelante, compararemos su rendimiento con el de un PLL tipo 1.

(a) Abra el modelo:

(b) Investigar el modelo. Tenga en cuenta los parámetros del bloque VCO (en particular el
inactivo

frecuencia).

(c) Simule e inspeccione las diversas ventanas de trama que aparecen. Inspeccione el espectro
de la salida adaptada utilizando el gráfico FFT. Amplíe y descubra si la onda sinusoidal
sintetizada ha alcanzado la misma frecuencia que la onda sinusoidal de entrada.

(d) Finalmente, haga zoom en la sección inicial de la gráfica en el dominio del tiempo de las
ondas sinusoidales (es decir, durante el período de adaptación, cuando la señal de error es
transitoria). ¿Coinciden la entrada y las ondas sinusoidales sintetizadas? Ahora repita el
proceso al final del tiempo de ejecución de la simulación.

(e) Experimentar con las frecuencias de onda sinusoidal. Cambie la frecuencia de la onda
sinusoidal de entrada (es decir, el bloque de fuente de onda sinusoidal) a 3.72MHz y vuelva a
ejecutar la simulación. ¿El PLL tarda más o menos tiempo en converger? ¿Por qué crees que es
esto?

(f) Experimentar con un barrido de frecuencia. Ahora cambie a la entrada de chirrido (es decir,

una rampa de frecuencia) en el interruptor manual y vuelva a ejecutar la simulación. Ver

las salidas de dominio de tiempo y frecuencia. ¿Se ha adaptado el PLL a la frecuencia de la
entrada y, de ser así, lo ha hecho con un error de fase cero (acercar el zoom muy de cerca)?

(g) Siéntase libre de experimentar con otras combinaciones de parámetros.

Según la definición de Gardner, un PLL alcanza "phaselock" cuando la onda sinusoidal

generada por el PLL converge a la misma frecuencia que la señal de referencia de entrada [13].
En otras palabras, cuando hay uno

Ciclo de la onda sinusoidal generada localmente para cada período de la señal de referencia de
entrada. Esto no significa necesariamente que las dos señales converjan a la misma fase
(aunque pueden hacerlo), sino que

Han alcanzado la misma frecuencia. Otros autores utilizan el término "bloqueo de fase" y
"bloqueado" cuando la onda sinusoidal sintetizada alcanza la misma frecuencia y la misma fase
que la señal de referencia de entrada. Generalmente usaremos el enfoque de Gardner en este
libro.

El diseño del PLL se basa en la elección de las ganancias en el sistema:k1,k2,k3 (en el filtro de

bucle), (la ganancia del detector de fase) y (la ganancia de NCO). Juntos, estos
definen el comportamiento del PLL a medida que logra el bloqueo, y el tiempo que lleva
hacerlo. Si los parámetros no se eligen adecuadamente, es posible que no converjan o no
logren el bloqueo en absoluto.

Se pueden definir algunas características clave de los PLL, que se analizarán en las próximas
páginas. El diseñador puede tratar de optimizar uno o más de estos factores al diseñar un PLL
particular.
• Tiempo para lograr bloqueo

• Error de estado estacionario

• Comportamiento transitorio y capacidad de seguimiento.

• Ancho de banda

Estas opciones dependen de la aplicación y de las circunstancias operativas esperadas. Por

ejemplo, sería preferible minimizar el ancho de banda del PLL si se va a trabajar en un entorno
ruidoso, a fin de minimizar la cantidad de ruido que entra en el bucle. Por otro lado, el ancho
de banda debe ser grande suficiente para acomodar cualquier desviación probable entre la
frecuencia inicial del generador de onda sinusoidal PLL y la señal de referencia de entrada.

7.7.1 Tiempo para lograr el bloqueo

El tiempo que tarda un PLL en bloquearse con una señal de referencia es un factor importante,
especialmente en los sistemas de comunicaciones. Cuanto más largo sea el tiempo para lograr
el bloqueo, mayor será la sincronización requerida.

gastos generales, y menos eficiente es el sistema o protocolo. Por ejemplo, si se requieren 10

períodos de símbolos para lograr el bloqueo, esto coloca una longitud mínima en el preámbulo
(una señal que se puede usar para "despertar" y ayudar a los receptores a sincronizarse con la
información entrante) que precede a las transmisiones de información.

El tiempo para lograr el bloqueo se ve afectado por el diseño del PLL y también por la
diferencia de frecuencia entre la señal de referencia de entrada y la frecuencia de reposo del
NCO. Si el PLL tiene que bloquearse a una frecuencia muy alejada del valor "esperado", tomará
más tiempo.

La Figura 7.16 (a) y (b) muestra dos ejemplos de comportamiento de PLL de Tipo 2 a medida
que se adapta. En ambos casos, el diseño del PLL es el mismo (no estamos específicamente
interesados en los detalles del PLL aquí). Al comparar los dos gráficos, hay una clara diferencia
en el tiempo para lograr el bloqueo, y esto se debe a la desviación de la señal de referencia de
entrada de la frecuencia de reposo del NCO. En el primer ejemplo, la desviación de frecuencia
es mayor y el PLL tarda mucho más en bloquearse.
También hay otros factores que influyen en el tiempo para lograr el bloqueo, en particular la
relación de amortiguamiento y el ancho de banda (que se analizarán en la Sección 7.7.3).

7.7.2 Error de estado estacionario

Incluso una vez que se ha logrado phaselock, el PLL puede tener un error de fase de estado
estable. El error de estado estable está influenciado por la elección del filtro de bucle (que
define el tipo de PLL) y la naturaleza de la tarea de sincronización. Por ejemplo, si un PLL tipo 1
intenta sincronizarse con una señal de referencia de entrada con una frecuencia diferente a su
NCO local, alcanzará la frecuencia correcta, pero no podrá sincronizarse con la fase exacta de
la entrada, en este caso Habrá un error de fase residual. En comparación, la aplicación de un
PLL tipo 2 en el mismo escenario daría como resultado un error de fase cero.

La Tabla 7.3 resume los errores de estado estable de los PLL de Tipo 1, 2 y 3, cuando se aplican
diferentes tipos de entradas. Está claro que el Tipo del PLL (que está definido por el diseño del
filtro de bucle) dicta la naturaleza

de su comportamiento en estado estacionario.

En la mayoría de las circunstancias, es deseable lograr un error de fase cero en el estado

estacionario, y esto generalmente motiva la elección del PLL tipo 2, particularmente cuando el
efecto dominante es un desplazamiento de frecuencia (es decir,

donde cualquier diferencia de frecuencia que cambia dinámicamente no es significativa). Los

bucles de tipo 3 se usan generalmente en escenarios más complejos, por ejemplo, receptores
GPS, donde son comunes los grandes cambios Doppler [43].

El error de estado estacionario en cada uno de los escenarios mostrados en la Tabla 7.3 se
puede confirmar a través del modelo lineal del PLL que se muestra en la Figura 7.17. El mismo
modelo también se puede utilizar para evaluar el comportamiento transitorio.
 Figura 7.17: Modelo PLL lineal generalizado

La entrada a este modelo de dominio Z del PLL es la fase actual en el índice de muestra, es

decir. .

La salida generada por el NCO es la estimación de la fase actual, indicada por , y la

salida del detector de fase es la diferencia entre los dos. El error de fase, dado por

posteriormente se procesa mediante el filtro de bucle y la entrada al NCO, que puede

modelarse como un integrador. Habrá una o más muestras de retraso dentro del bucle (que se
muestra aquí entre el filtro de bucle y el NCO).

La respuesta del PLL se puede probar aplicando diferentes entradas al modelo lineal, teniendo
en cuenta que la señal de entrada representa la fase (en lugar de una onda sinusoidal como en
la operación convencional).

• Un paso: que representa un cambio de paso en el desfase

• Una rampa: representa una tasa constante de cambio de desfase (es decir, un
desfase de frecuencia)
 • Una hipérbola: representa una tasa creciente de cambio de desfase (es decir, una
aceleración)

Estos tres tipos de entrada se muestran en la parte superior de la Figura 7.18. La parte inferior
de la Figura 7.18 muestra la respuesta del modelo lineal a estas tres entradas, en cada caso
donde el PLL Tipo 2 tiene una relación de amortiguamiento de 1. Consideraremos el impacto
de cambiar la relación de amortiguamiento en breve.

Observe que los PLL Tipo 1, Tipo 2 y Tipo 3 pueden adaptarse a una entrada de paso con cero
error de estado estable. Si la entrada es una rampa, los PLL Tipo 2 y 3 pueden adaptarse con
un error de fase cero, mientras que el Tipo 1 se adapta pero tiene un error de fase residual.
Para la entrada de la hipérbola, solo el PLL Tipo 3 puede adaptarse completamente: el Tipo 2 lo
hace pero con un error residual, mientras que el Tipo 1 no puede adaptarse con éxito (el error
sigue cambiando). Esto confirma el resumen dado en la Tabla 7.3.

Al relacionar esta información con el funcionamiento de los PLL "reales", se pueden hacer las
siguientes afirmaciones sobre los tres tipos diferentes de PLL:

Tipo 1 PLL (formas de onda rojas en la Figura 7.18)

• Puede adaptarse en presencia de una diferencia de fase inicial con cero error de fase residual
(es decir, si la señal de referencia de entrada tenía exactamente la misma frecuencia que la
frecuencia de reposo de NCO, pero una fase inicial diferente, podría adaptarse dejando el error
de fase cero).

• Puede adaptarse a la frecuencia correcta en presencia de una diferencia de frecuencia inicial,

pero dejando un error de fase residual.

• No se puede adaptar en presencia de un desplazamiento dinámico de frecuencia.

Tipo 2 PLL (formas de onda azules en la Figura 7.18)

• Puede adaptarse tanto a la frecuencia correcta como a la fase correcta en presencia de una
diferencia de frecuencia inicial, así como a una diferencia de fase inicial.

• Puede adaptarse a la frecuencia correcta en presencia de un desplazamiento dinámico de

frecuencia, pero dejando un error de fase residual.

Tipo 3 PLL (formas de onda verdes en la figura 7.18)

• Se puede adaptar en presencia de una diferencia de fase inicial, una diferencia de frecuencia
inicial y un desplazamiento dinámico de frecuencia, en cada caso con un error de fase residual
cero.
 Figura 7.18: Respuesta de los PLL tipo 1, tipo 2 y tipo 3 (modelo lineal)

Los PLL de tipo 2 se usan comúnmente, porque proporcionan un rendimiento suficiente para la
mayoría de las situaciones, sin la complejidad adicional de un segundo integrador en el filtro
de bucle. Además, las ecuaciones diferenciales de segundo orden son muy populares para
modelar sistemas de control, y el análisis y diseño de los PLL de Tipo 2 se entiende y trata bien
en la literatura. Pragmáticamente, esto facilita el diseño e implementación de PLL de tipo 2.
Por estas diversas razones, el resto de esta sección se centrará en los PLL de tipo 2.

7.7.3 Comportamiento transitorio y capacidad de seguimiento

Un PLL mostrará algún comportamiento transitorio mientras se adapta, y la naturaleza de este

comportamiento transitorio depende de tres factores en particular:

• El Tipo de la PLL (según lo define el filtro de bucle y se analiza en la Sección 7.7.2)

determina si puede adaptarse al punto de error de fase cero o tendrá un error residual
de estado estable.

• Hay una interacción entre el ancho de banda del bucle y la desviación inicial entre las
frecuencias de entrada y de referencia. Para cualquier desviación de frecuencia dada,
un PLL con un ancho de banda más estrecho tardará más en adaptarse.
 • La relación de amortiguación de la PLL afecta el patrón del comportamiento de
adaptación, incluida su velocidad y el alcance de los rebasamientos.

Estos comportamientos resultantes pueden evaluarse con la ayuda del modelo lineal
introducido en la Figura 7.17

El factor de amortiguamiento, o relación de amortiguamiento, indicado por , se relaciona

con el comportamiento transitorio del PLL a medida que logra phaselock. Esto se deriva de la

teoría de control, con valores que corresponden a un sistema no saturado (en el cual
el transitorio muestra sobrepasamientos y fluctuaciones alrededor del valor del estado

estacionario antes de establecerse), mientras que cuando ,el sistema está

sobrecargado y converge gradualmente al estado estacionario. Si , entonces se dice

que el sistema está en estado crítico, lo que significa que tiene el tiempo de subida más corto
posible sin tener sobrepasos [14].

Las relaciones de amortiguación grandes hacen que el PLL converja rápidamente, mientras que
las relaciones de amortiguación más pequeñas dan como resultado un período más largo de
comportamiento transitorio con "sobreimpulsos" y ondulaciones antes de que el bucle
finalmente converja. Por otro lado, las relaciones de amortiguamiento más pequeñas
normalmente tienen una mejor capacidad para rastrear los cambios y, por lo tanto, se
encuentra una compensación. Las relaciones de amortiguamiento realistas están normalmente
en el rango , lo que logra un buen equilibrio de propiedades [13]

La Figura 7.19 muestra la respuesta de un PLL de Tipo 2 a un paso de frecuencia, rampa e

hipérbola, para diferentes relaciones de amortiguamiento. Tenga en cuenta que los sistemas
overdamped pueden converger a error de fase cero más rápidamente, en el caso de la entrada
escalonada, mientras que toman más tiempo cuando la entrada es una rampa o hipérbola.
Esto indica que los PLL sobrecargados tienen una menor capacidad para rastrear entradas que
varían en el tiempo. Por otro lado, los PLL muy poco protegidos tienen transitorios oscilatorios
significativos, lo que normalmente es indeseable.

En aplicaciones de comunicaciones, es razonable suponer que la señal de referencia de

entrada cambiará con el tiempo y, por lo tanto, es útil tener un PLL con una buena capacidad

de seguimiento. Los valores de y se utilizan comúnmente

para lograr esto.

7.7.4 Ancho de banda

El ancho de banda se refiere al rango de frecuencias sobre las cuales opera el PLL, y también al
rango de frecuencias que pueden ingresar al PLL como ruido.

Hay varias definiciones posibles de ancho de banda, pero en términos generales, un PLL con un
ancho de banda más amplio puede hacer frente a grandes desviaciones entre la frecuencia de
reposo del NCO, y la entrada
Señal de referencia. En otras palabras, el PLL puede adaptarse con éxito en un rango más
amplio de frecuencias. Por otro lado, el ancho de banda amplio también permite que entre
más ruido en el PLL que un PLL de ancho de banda estrecho,

Degradando así la pureza de la onda sinusoidal sintetizada.

Para hacer una comparación cualitativa, la Figura 7.20 muestra dos ejemplos de adaptación de
PLL (aquí utilizando un PLL "real", en lugar del modelo lineal). La Figura 7.20 (a) representa un
PLL con un ancho de banda "estrecho", mientras que la Figura 7.20 (b) tiene un ancho de
banda "amplio". Observe que el PLL de ancho de banda estrecho tarda más en adaptarse. Una
vez que lo ha hecho, sin embargo, su frecuencia fluctúa más cerca de la frecuencia deseada
que el PLL de ancho de banda amplio. Esto significa que produce una onda sinusoidal con una
pureza espectral superior.
 Figura 7.20: Comportamiento de adaptación para un PLL tipo 2: (a) ancho de banda estrecho,
(b) ancho de banda amplio

Otra ventaja del ancho de banda más estrecho es que se acepta menos ruido en el PLL. Los
gráficos que se muestran en la Figura 7.20 muestran la respuesta de dos diseños PLL a una
entrada de onda sinusoidal perfecta y silenciosa.

7.7.5 Experimentando con el Modelo Lineal

¡Habiendo pasado un tiempo revisando varios aspectos del rendimiento de PLL con la ayuda
del modelo lineal, es útil proporcionar esto como un archivo de Simulink para que pueda
experimentar con él! El siguiente conjunto de ejercicios lo guiará a través de algunas
simulaciones basadas en el modelo lineal.

En este ejercicio, observamos el modelo lineal para un PLL digital y confirmamos los errores de
fase residual en respuesta a diferentes tipos de entradas: un paso, una rampa y una hipérbola.
A medida que realiza este ejercicio, complete las celdas relevantes dentro de la tabla a
continuación con el error de estado estable.

Tenga en cuenta que la relación de amortiguamiento se establece en para todos los

casos considerados en este modelo. Consideraremos el impacto de cambiar la relación de
amortiguamiento más adelante, en el Ejercicio 7.8

(a) Abrir MATLAB. Establezca el directorio de trabajo en una carpeta apropiada para que pueda
abrir este modelo:

(b) Inspeccione el sistema y anote las entradas aplicadas. En este modelo, los coeficientes de
ganancia para el detector de fase, el oscilador y el filtro de bucle se han establecido en valores
numéricos. El modelo implementa inicialmente un PLL Tipo 3. Puede lograr un bucle de Tipo 2

estableciendo a cero, y un bucle de Tipo 1 configurando ambos y a cero.

(c) Simular! Ejecute una simulación en el botón "Ejecutar" en la barra de

herramientas de Simulink para cada una de las tres entradas y, en cada caso, observe el error
residual después de que el PLL se haya adaptado e ingrese estos valores en las celdas
correspondientes de la tabla.

(d) Compara. ¿Cómo se comparan los resultados de la simulación con la figura 7.18?

En este ejercicio, nuevamente consideramos el modelo lineal de un PLL, y esta vez observamos
el impacto de la relación de amortiguamiento. Aquí, se necesitan dos archivos: un modelo
Simulink del modelo lineal y un script MATLAB para configurar los coeficientes dentro del PLL,
para lograr la relación de amortiguamiento deseada.
(a) Abra el script MATLAB:

(b) Inspeccione el contenido del archivo MATLAB. Este es un script simple que establece los
valores de los coeficientes de ganancia de bucle , y luego calcula el valor

requerido en base a la relación de amortiguación elegida, . La relación de

amortiguamiento se establece inicialmente en un valor de 1, es decir, se dice que el sistema
está "amortiguado críticamente".

(c) Ejecutar el script MATLAB. Esto creará las variables necesarias para parametrizar el modelo
de Simulink, antes de abrirlo.

(d) Abra el modelo de Simulink:

Tenga en cuenta que este sistema representa un PLL, con un filtro de bucle de Tipo 3. Sin

embargo, el último coeficiente de filtro de bucle, , inicialmente se establece en cero, lo

que significa que efectivamente forma un PLL de Tipo 2.

(e) Echa un vistazo a la respuesta del paso. Ejecute el modelo de Simulink en el botón

"Ejecutar" , con el selector de entrada establecido en la entrada Paso y vea los resultados.
Debería ver que el PLL es capaz de adaptarse con cero error de fase de estado estable. Seguirá
una forma particular a medida que se adapte.

(f) Investigar la relación de amortiguamiento. Intente cambiar a una relación de atenuación de

0,3 haciendo un cambio apropiado en el script de MATLAB. Una vez que haya modificado el
código, primero ejecute el script de MATLAB, y luego el modelo de Simulink. ¿Qué notas sobre
el comportamiento transitorio? También puede probar otros valores, incluida una relación de
amortiguamiento mucho mayor (por ejemplo, 3 ). También es posible que desee
experimentar con diferentes tipos de entrada (rampa e hipérbola).

(g) ¡Prueba un Tipo 3! Por último, cambie el PLL a un Tipo 3 y vea qué sucede. Establezca el

valor del coeficiente de ganancia en 2e-5 ( puede hacer esta alteración directamente en el
modelo de Simulink) y cambie la entrada a la Hipérbola, cambiando las posiciones de los
interruptores manuales. Asegúrese de que el script MATLAB se ejecute para el caso donde
(tendrá que cambiarlo de nuevo a su valor original, luego volver a ejecutar).

(h) ¡Reestimula! ¿Puede este PLL Tipo 3 adaptarse de manera efectiva en el caso de la entrada
de Hipérbola?