UNIVERSIDAD NACIONAL DE INGENIERÍA

FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

INFORME DE LABORATORIO N°3

INTEGRANTES:
➢ Ferré Castro, Gabriel Marcelo (20224106A) – L3
➢ Halanoca Flores, Andy Sebastian (20220406K) – L3
➢ Oreste Romero, Kurt Andderson (20222061K) – L3
➢ Quispe Chávez, Victor Félix (20222018H) – L3

CURSO:
➢ Fundamentos de Ingeniería del Computador (EE152M)
SECCIÓN:
➢ M

FECHA DE INICIO:
➢ 12 de octubre de 2022

FECHA DE FINALIZACIÓN:
➢ 19 de octubre de 2022

DOCENTE:
➢ Mg. César Briceño Aranda
Fundamentos de Ingeniería del Computador 2
Laboratorio N°1 - FIEE
2022-2
Índice
I. Objetivos ___________________________________________________________ 3
II. Cuestionario _______________________________________________________ 3
Pregunta 1 _________________________________________________________ 3
Pregunta 2 _________________________________________________________ 5
Pregunta 3 _________________________________________________________ 7
III. Observaciones, recomendaciones y conclusiones. ________________________ 10
Observaciones _____________________________________________________ 10
Recomendaciones __________________________________________________ 10
Conclusiones ______________________________________________________ 10
IV. Bibliografía ______________________________________________________ 11
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Laboratorio N°1 - FIEE
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I. Objetivos
• Desarrollar e implementar (a nivel de simulación) utilizando herramientas EDA
las funciones lógicas con decodificadores.
• Comprobar usos del decodificador.

II. Cuestionario
Pregunta 1: Se pide realizar la conexión de 2 decodificadores 74x138, 3 a 8 para obtener
un decodificador 4 a 16, implementar y simular, con la herramienta EDA Quartus II.

La entrada de mayor peso A activará el decodificador situado en la parte superior cuando

A = 0 y el de la parte inferior cuando A = 1. Para conseguir esto se conecta a G2A y a
G1 respectivamente. Para generar la entrada de enable (EN_L) se utiliza cualquier patilla
G2 libre, en este caso G2B en el superior y G2A en el inferior. Por tanto, el esquema sería
el siguiente:

Ahora simulamos nuestro circuito y apreciamos lo siguiente:

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Y por último luego de realizar nuestro circuito simulamos en EDA y obtenemos lo

siguiente:
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Pregunta 2: Utilizando el decoder de 4 x 16 implementar la función siguiente:
𝐹 (𝑥, 𝑦, 𝑤, 𝑧) = (1,3,5,7,11,13)
A la salida se debe tener Minterms. Implementar y simular, con la herramienta EDA
Quartus II.
Solución
Primero, antes de implementar la función, se realizará la tabla de verdad (Tabla 1):
𝑭 (𝒙, 𝒚, 𝒘, 𝒛) = (𝟏, 𝟑, 𝟓, 𝟕, 𝟏𝟏, 𝟏𝟑)
m x y w z F
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 0
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 0

Debido a que la función tiene valor 1 en las posiciones 𝟏, 𝟑, 𝟓, 𝟕, 𝟏𝟏, 𝟏𝟑, la salida de la
función expresada en Minterms será la siguiente:
𝐹 = 𝑥̅ . 𝑦̅. 𝑤
̅. 𝑧 + 𝑥̅ . 𝑦̅. 𝑤. 𝑧 + 𝑥̅ . 𝑦. 𝑤
̅. 𝑧 + 𝑥̅ . 𝑦. 𝑤. 𝑧 + 𝑥. 𝑦̅. 𝑤. 𝑧 + 𝑥. 𝑦. 𝑤
̅. 𝑧
Para poder simular la función F en Quartus, es necesario un decodificador 4 x 16, el cual
tiene que dar como salidas los Minterms. El decodificador para utilizar será el 74154.
En este caso, como se observa, las salidas del decodificador 74154
son activas bajas, por lo que se obtienen los Minterms negados. Para
ello, recordaremos uno de los teoremas del álgebra de conmutación.
Teorema de la involución (Doble negación):
̅̅̅
𝑂1 = 𝑂1
Por lo antes mencionado, a las salidas se les aplicará el bloque NOT
de Quartus, por lo que se aplicará la doble negación.

O1
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Debido a que, en el decodificador, “A” representa a la cifra menos significativa, y en la
función propuesta, “z” representa la cifra menos significativa, asignaremos los input de
la forma: x – D, y – C, w – B, z – A.
Por otra parte, debido a que la función es una suma de 6 Minterms, los cuales están en las
posiciones 𝟏, 𝟑, 𝟓, 𝟕, 𝟏𝟏, 𝟏𝟑; se utilizará una compuerta OR6 conectada únicamente a las
salidas del decodificador en las posiciones 𝟏, 𝟑, 𝟓, 𝟕, 𝟏𝟏, 𝟏𝟑. Las entradas G1N y G2N
tendrán una conexión al bloque GND. La simulación quedará de la siguiente forma:

Luego, se creará un Vector Waveform File, utilizando como Input a x, y, w, z y como

Output a F. Se utilizarán los siguientes valores de entrada (obtenidos de la Tabla 1):
x= 0000000011111111
y= 0000111100001111
w= 0011001100110011
z= 0101010101010101
Luego, al realizar la simulación, quedará de la siguiente manera:

Como resultado: F = 0101010100010100

Comparando con la Tabla 1: F = 0101010100010100
Se obtiene el mismo resultado, por lo que el procedimiento es correcto. Finalmente:
x= 0000000011111111
y= 0000111100001111
w= 0011001100110011
z= 0101010101010101
F= 0101010100010100
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Pregunta 3: Implementar la función f(a, b, c) =1,2,4,7, LA SALIDA es R y la función
g(a, b, c) = 2,4,5,7. la SALIDA es Bout. Utilizando un decodificador 74x138 y puertas
lógicas. implementar y simular, con la herramienta EDA Quartus II. ¿Qué función realiza
la implementación?
Solución
Primero debemos crear la tabla de verdad (tabla 2).
M a b c f g
0 0 0 0 0 0
1 0 0 1 1 0
2 0 1 0 1 1
3 0 1 1 0 0
4 1 0 0 1 1
5 1 0 1 0 1
6 1 1 0 0 0
7 1 1 1 1 1

𝑓(𝑎, 𝑏, 𝑐) = 𝑎. 𝑏. 𝑐´ + 𝑎. 𝑏´. 𝑐 + 𝑎´. 𝑏. 𝑐 + 𝑎´. 𝑏´. 𝑐´

𝑔(𝑎, 𝑏, 𝑐) = 𝑎. 𝑏´. 𝑐 + 𝑎´. 𝑏. 𝑐 + 𝑎´. 𝑏. 𝑐´ + 𝑎´. 𝑏´. 𝑐´

Procedemos a realizar el mismo procedimiento que hacemos con nuestros proyectos de

simulación en Quartuz, la diferencia aquí sería la cantidad de nanosegundos, pues al usar
3 entras la tabla de cantidad de datos insertados por entrada es 23 = 8 por lo tanto resultaría
80ns.
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Para la función f(a,b,c) = 1,2,4,7:
𝑓(𝑎, 𝑏, 𝑐) = 𝑎. 𝑏. 𝑐´ + 𝑎. 𝑏´. 𝑐 + 𝑎´. 𝑏. 𝑐 + 𝑎´. 𝑏´. 𝑐´
Para la función g(a,b,c) = 2,4,5,7:
𝑔(𝑎, 𝑏, 𝑐) = 𝑎. 𝑏´. 𝑐 + 𝑎´. 𝑏. 𝑐 + 𝑎´. 𝑏. 𝑐´ + 𝑎´. 𝑏´. 𝑐´
(Por la tabla 2)
a = 00001111
b = 00110011
c = 01010101
f = 01101001
g = 00101101
Siguiendo con la explicación anterior del ejercicio 2.
Las entradas G2AN y G2BN tendrán una conexión al bloque GND. La simulación
quedará de la siguiente forma:

Luego, se creará un Vector Waveform File, utilizando como Input a a, b y c como Output
a R y Bout. Se utilizarán los siguientes valores de entrada (obtenidos de la Tabla 2):
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Obteniéndose: R=01101001 Bout = 00101101
Y comparándolo con lo antes obtenido confirmamos que la simulación resulto exitosa.
f = 01101001 g =00101101
R=01101001 Bout=00101101
Finalmente decimos que ambas funciones son las que realizan la implementación en el
simulado
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III. Observaciones, recomendaciones y conclusiones.
Observaciones
1. Respecto a la primera pregunta, en el circuito, los decodificadores deben de seguir
un cierto orden para que no se crucen con los input a, b, c, d puesto que se podrían
obtener errores al momento de compilar.
2. Respecto a la segunda pregunta, hay que aclarar que existen otros decodificadores
4x16 aparte del 74154, o que se puede crear uno utilizando.
3. En la pregunta 3, al trabajar con dos decodificadores igualmente se obtenía el
mismo resultado.

Recomendaciones
1. Respecto a la primera pregunta. Al momento de realizar el circuito, se lo más
ordenado posible al colocar los inputs y los decodificadores 74×138 para evitar
errores.
2. Respecto a la segunda pregunta. Debido a que muchas veces no se encontrarán
decodificadores que proporcionen los Minterms de una expresión como tal, es
recomendable tener en cuenta las leyes del álgebra booleana y de Morgan, pues
pueden ayudar a simplificar el trabajo.
3. Respecto a la tercera pregunta. Al momento de realizar el diagrama en Quartus
II procurar siempre trabajar en orden y siempre para así poder realizar las
conexiones correctamente sin confundirse con las terminales.

Conclusiones
1. Respecto a la primera pregunta. Al momento de realizar el circuito y compilar, se
puede apreciar en el EDA una escalera en forma descendiente la cual era la forma
de 2 decodificadores 74x138 (3 a 8), los cuales implementados de una forma
específica provocaban obtener un decodificador 4 a 16.
2. Respecto a la segunda pregunta. Se concluye que, al solo poder utilizar el
decodificador 74154, es necesario utilizar leyes del álgebra booleana para obtener
un resultado satisfactorio. Sin embargo, también existe otra forma de implementar
la función, obteniéndose con una expresión de Maxtérminos.
3. Respecto a la tercera pregunta. Se concluye que la obtención de resultados en la
salida de R y Bout provenientes del decodificador 74138 son las mismas que las
obtenidas en la tabla f y g.
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IV. Bibliografía
National Semiconductor. (Mayo de 1989). DM54LS154/DM74LS154 4-Line to 16-Line.
Arlington, Texas, Estados Unidos.
Wakerly, J. F. (2001). Diseño digital - Principios y prácticas. Ciudad de México: Pearson
Educación.