Circuitos secuenciales

28/09/22

Flip -flops

Flip flop tipo D(clase 28/09/22)

D Q

Se manifiesta en el código el flipflop de la siguiente forma

Q+sig=D

Qpresente=entrada inicial

QSiguiente=Qn=es la respueta

La salida es igual a la entrada.

No importa el valor Qpresente, si la entrada es 1 , Q siguiente será 1

Los flip flops llevan un reset y un reloj.

Si agregamoes el reset,, si el reset es 1, lo de la tabla es valido, de lo contrario si es 0, lo de la tabla

es 0.
 29/09/22

Practica : realización de registro

4 4
D Q

Tomando como base flip flop tipo D

Vector opc= de 2 bits con valores de (00hold,01write,10desaparececlear,11desaparececlear)<-vector

Primera parte: Declaración de librerías

Segunda parte: Descripción de la entity en este caso la D esta como vector

Q es vector

Tercera parte. la arquitectura que define el programa, esta elaborada por process, uno es
algoritmo (nos da la lógica del vector )y otro es el secuencial (cuestiona al reset y al clock)

Las líneas no se leen de arriba hacia abajo, todas las líneas se procesan al mismo tiempo.
Top que vamos a crear y trasmitir en protocolo 232

Con el selector de mux vamos a tomar h y la vamos a trasmitir, después la o, etc

Código de registro reg_p_p, se van a ocupar varios, se les puede llamar igual.

4 registros necesarios.

A los registros en cascada les llega el dato que sale del top, los registros van conectados en serie,
todos a 4 bits .

Se tiene el mux a 8 bits, le quitamos el 7 y se pone el 3 y queda de 4 bits como se requiere, los 4
registros se concetan entre si y con el mux , el primero en 00, 01, 10, 11.

Todos los registros se conevtan a clock y resets,

El mux tiene salida de 4 bits

Los registros se conectan a un opc al igual que los reset y clocks

Entrada se llamará DT

Salida se llamará XT

La actividad se llamará top_reg

Serán 6 archivos

Para no tener tantos archivos todo lo siguiente se pondría en el top

Seria bloque1_reg1: reg_p_p port map(rst, clk, opct, DT, QR1)

Seria bloque2_reg2: reg_p_p port map(rst, clk, opct, QR1, QR2)

Seria bloque3_reg3: reg_p_p port map(rst, clk, opct, QR2, QR3)