Universitat Rovira i Virgili (URV) 5.

El circuito de la figura implementa la función lógica F(a,b,c) es:

Escola Tecnica Superior d’Enginyeria (ETSE)
Grau Enginyeria
Fonaments de Computadors, 2014 Q2 (1ª Conv.) a) Σ(0,2,4,5)
b) Σ(1,3,6,7)
Respuesta correcta +1, respuesta incorrecta –1/3 c) (0,2,4,5)
d) Ninguno de los anteriores
1. Usando el Algebra de Boole, el circuito equivale a:
a) Una AND de 3 entradas
b) Una NAND de 3 entradas 6. Para la siguiente tabla de verdad, aplicando Karnaugh y transformando a
c) Una NOR de 3 entradas lógica universal NAND, se obtiene:
d) Ninguna de las anteriores
a b c d F
X X X 0 0
2. Evaluar la función lógica F=/d+/(a*(/a*b+/b+c)) ( F  d  a  (a  b  b  c) ) X X 0 1 X
0 X 1 1 1
X 0 1 1 1
a) F(a,b,c,d)=(9,11,15)
1 1 1 1 0
b) F(a,b,c,d)=Σ(1,11,13,14,15)
c) F(a,b,c,d)=Σ(0,1,2,3,4,5,6,7,9,11,13,15)
d) Ninguna de las anteriores

3. La expresión lógica de F(a,b,c,d)=(3,4,10) es:

a) F=(/a+/b+c+d)*(/a+b+/c+/d)*(a+/b+c+/d)
b) F=(/a*/b*c*d)+(/a*b*/c*/d)+(a*/b*c*/d)
c) F=(a*b*/c*/d)+(a*/b*c*d)+(/a*b*/c*d)
d) Ninguna de las anteriores

4. La función lógica F(a,b,c)=Σ(2,3,5,6) se puede implementar con:

a) El de arriba-izquierda
b) El de arriba-derecha
c) El de abajo-izquierda
d) Ninguna de los anteriores

7. En un sumador/restador de 8-bits con A(7:0)=0x71 y B(7:0)=0x19, cuando se

suma A+B, el resultado O(7:0) y los bits carry (C) y overflow (V) son

a) O(7:0)=0x8A C=0 V=1 c) O(7:0)=0x81 C=1 V=0

b) O(7:0)=0x80 C=0 V=0 d) Ninguno de los anteriores
a) Sólo el de la izquierda b) Sólo el de la derecha
c) Cualquiera de los dos d) Ninguno de los dos 8. En un sumador/restador de 8-bits con A(7:0)=0x71y B(7:0)=0x19, cuando se
resta A-B, el resultado O(7:0) y los bits carry (C) y overflow (V) son

a) O(7:0)=0x56 C=0 V=1 c) O(7:0)=0x58 C=1 V=0

b) O(7:0)=0x57 C=1 V=1 d) Ninguno de los anteriores
9. El grafo de estados del siguiente circuito es (se representa en los estados el
orden Q2,Q1,Q0):
0 1
a o
1 X X
p S0/00 S1/10 S2/10 S3/01
FSM
clk 0
Q1 Q0
S0 0 0
rst S1 0 1
aa
state/o,p
state/o,p
S2 1 0
S3 1 1

J1 Q1
J Q
C1 K1 K JKFF C2 o
1
C
a) El izquierdo b) El central c) El derecho d) Ninguno
10. En el anterior circuito, la frecuencia máxima del reloj es:
J0 Q0
Parámetros temporales de los FF: tdelay-FF=0.5 ns tsetup-FF=0.5 ns thold-FF=0.5 ns J Q
C0 K0 p
Parámetros temporales las puertas lógicas: tdelay-NOT=1 ns tdelay-OR= tdelay-XOR =2 ns K JKFF
0
C3
C
a) 250 MHz c) 166.6 MHz
b) 200 MHz d) Ninguno de los anteriores
a clk rst
11. En el circuito anterior, se cambia la entrada S (Set) de los FFs por R
(Reset). El nuevo grafo de estados es: Figura 1 (arriba) FSM, grafo de estados y su codificación. Circuito síncrono
(abajo) con los circuitos combinacionales C0, C1, C2, C3

12. Las funciones lógicas de los circuitos C2 y C3 de la Figura 1 pueden ser:

a) o=/Q1+Q0 p=Q1+/Q0
b) o=/Q1+/Q0 p=/Q1*/Q0
c) o=Q1Q0 p=Q1*Q0
d) Ninguna de las anteriores

a) No cambia (es igual al anterior grafo de estados) 13. Las funciones lógicas del circuito C1 de la Figura 1 puede ser:
b) El izquierdo a) J1=Q1+a K1=/Q1+/a
c) El derecho b) J1=/Q0 K1=Q1*/a
d) Ninguna de las anteriores respuestas c) J1=Q1*/a K1=/Q0*a
d) Ninguna de las anteriores

14. Las funciones lógicas del circuito C0 de la Figura 1 puede ser:

a) J0=Q1+a K0=/Q1+/a
b) J0=/Q0 K0=Q1*/a
c) J0=Q1*/a K0=/Q0*a
d) Ninguna de las anteriores
15. La forma de onda (ideal) de Q1 y Q0 , para el circuito de la Figura 1, es:
Respuestas
DNI:____________
clk Cognoms:___________________________________Nom________________
rst
a b c d
a 1 X
2 X
3 X
(a) Q[1:0] 00 01 10 11 00 01 10 11 00
4 X
(b) Q[1:0] 00 01 10 11 00 01 10 11 5 X
6 X
(c) Q[1:0] 00 01 10 11 00 01 10 11 7 X
8 X
(d) Ninguna de las anteriores 9 X
10 X
16 La forma de onda (ideal) de o, para el circuito de la Figura 1, es: 11 X
12 X
13 X
clk 14 X
15 X
rst
16 X
a

(a) o

(b) o

(c) o

(d) Ninguna de las anteriores