Tema 3, Problemas Con Solución (IC, TSI)

ETSISI-UPM - Curso 2021/22 Fundamentos de Computadores (IC/TSI)
jose.gutierrez@upm.es Tema 3: Ctos Electrónicos Combinacionales
Ejercicios (Cuestión 3 - Junio 2016)

Considerando que los bloques funcionales son Decodificadores en Binario
Natural de 2 a 4 y que se pretende diseñar un Comparador de Magnitud de
dos números de 1 bit, a y b. ¿Cuál de las siguientes implementaciones es la
correcta?
a) b) c) d)
Q3 = A1 A0 = b a = m3 A1 A0 Q3 Q2 Q1 Q0
Inciso ¡LOS DECODIFICADORES
0 0 0 0 0 1
Q3 Q2 = A1 A0 = b a = m2
A1 Q2 0 1 0SON0 1 0
A0 Q1
Q0 Q1 = A1 A0 = b a = m1 1 GENERADORES
0 0 1 0 0
1 CANÓNICOS
1 1 0 !0 0
Q0 = A1 A0 = b a = m0
-1-
José Gutiérrez Fernández // Edificio Prisma (8303) ETSISI - UPM // Campus Sur - Alan Turing s/n // 28031 - Madrid
Ejercicios (Cuestión 3 - Junio 2016) ../..
Circuito a) ba a>b a=b ab) = Q3 = m3 = Σ (3)
2 m1 0 1 0 1 0
m2 1 0 0 1 0
(a=b) = Q1 + Q2 = m1 + m2 = Σ (1, 2)
2 m3 1 1 1 0 0
(a<b) = Q0 = m0 = Σ (0)
2
¿Es un GEL? NO
-2-
a) b) c) d)
ba a>b a=b ab) = Q2 = m2 = Σ (2) m1 0 1 0 0 1
2
m2 1 0 1 0 0
(a=b) = Q0 + Q3 = m0 + m3 = Σ (0, 3) m3 1 1 0 1 0
2
(a<b) = Q1 = m1 = Σ (1)
2 ¿Es un GEL? NO
-3-
a) b) c) d)
Circuito c) ba a>b a=b ab) = Q1 = m1 = Σ (1)
¿Es un GEL? SÍ
2
-4-
a) b) c) d)
Circuito d)
ba a>b a=b ab) = Q0 = m0 = Σ (0)
2
¿Es un GEL? NO
-5-
Ejercicios (Cuestión 6 - Enero 2016)
-6-
Ejercicios (Cuestión 6 - Enero 2016) ../..
A3 A2 A1 A0 Q1 Q0
m0 – m7 ≡ 0 X X X 0 0
m8 ≡ 1 0 0 0 1 1
m9 ≡ 1 0 0 1 1 1
m10 – m11 ≡ 1 0 1 X 1 0
m12 – m15 ≡ 1 1 X X 0 1
a) Q0 = Σ4 (8, 9, 12, 13, 14, 15)

b) Q1 = Σ4 (8, 9, 10, 11)
d) Q0 = A3 + A3 A2 A1 = A3 + A2 A1 = A3 ( A2 + A1)
c) Q1 = A3 + A A = A + A = A A
3 2 3 2 3 2
-7-
Ejercicios (Enero 2016)

En el circuito de la figura, formado por un Decodificador Hexadecimal (Decodificador
Binario Natural de 4 bits) , con entrada de validación E, un Cuádruple Multiplexor de 2
canales , con entrada de Selección de Canal -S- común a los cuatro multiplexores, y
un Cuádruple Sumador Total , y considerando que X = X3X2X1X0 representa una combi-
nación en BCD Natural.
D1d
X3 A3 C4
Zd A2
X2
Q15 D0d S X1 A1 S3 Y3
D1c X0 A0 S2 Y2
X3 D Q9 Zc B3 S1 Y1
Q8 D0c S B S0 Y0
X2 C 2
Q7 B1
X1 B D1b
Q6 Zb B0
X0 A Q5 C0
D0b S
Q0 D1a
E
Za
D0a S
C
a) Si C = “0”, el código obtenido, Y = Y3Y2Y1Y0, es BCD Exceso 3.
b) Si C = “1”, el código obtenido, Y = Y3Y2Y1Y0, es BCD Aiken.
c) Si C = “0”, el código obtenido, Y = Y3Y2Y1Y0, es BCD Aiken.
d) Ninguna afirmación es correcta.
-8-
Ejercicios (Enero 2016) ../..

Q15
Q9
 Sí C = “0” Decodificador habilitado
X3 D
X2 Q8
C
X1
Q7
F F = F0 = Q5 Q6 Q7 Q8 Q9 = m5 m6 m7 m8 m9 =
B Q6
X0 Q5
= m5 + m6 + m7 + m8 + m9 = Σ (5, 6, 7, 8, 9)
A
E Q0 4
 Sí C = “1” Decodificador inhibido Qi = “1” F = F1 = “0”

C
D1d
Zd
ZMXOR = S D0 + S D1
D0d S  Sí C = “0”  Sí C = “1”
D1c
Zd = C D0d + C D1d
D0c
Zc Zd = D0d = “0” Zd = D1d = F1 = “0”
S
F D1b Zc = C D0c + C D1c Zc = D1c = F1 = “0”
Zb
Zc = D0c = F0
D0b S Zb = C D0b + C D1b Zb = D1b = C = “1”
D1a Zb = D0b = F0
Za
Za = C D0a + C D1a
D0a S Za = D0a = “0” Za = D1a = F1 = “0”
C -9-

C = “0” C = “1”
X3 X2 X1 X0 Zd Zc Zb Za C0 Y3 Y2 Y1 Y0 X3 X2 X1 X0 Zd Zc Zb Za C0 Y3 Y2 Y1 Y0
Zd 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1
Zc
Zb
0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 1 0 0
Za 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1
0 0 1 1 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 1 0
0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 1 1 1
 Sí C = “0”
0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 0 0 0
F0 = Σ (5, 6, 7, 8, 9) 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 1
4
Zd = D0d = “0”
0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 0 1 0 1 1 0 1 0
Zc = D0c = F0
1 0 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 0 0 1 0 1 1 0 1 1
Zb = D0b = F0
1 0 0 1 0 1 1 0 0 1 1 1 1 1 0 0 1 0 0 1 0 1 1 1 0 0
1 0 0
1 0BCD 0 0 0 0 1 BCD
0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1
Za = D0a = “0”
1 0 1 1 0 0 0 0 0 1 0 1 1 1 0BCD
1 1 0 0 1 0 1 1 BCD
1 1 0
1NATURAL
1 0 0 0 0 0 0 0 1AIKEN
1 0 0 1NATURAL
1 0 0 0 0 1 0 1 1EXC-3
1 1 1
 Sí C = “1” 1 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 1 0 0 1 0 1 0 0 0 0
Zd = D1d = “0” 1 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0 0 0 1
Zc = D1c = “0” 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 0 1 0 0 1 0
Zb = D1b = “1”
Za = D1a = “0”
a) Si C = “0”, el código obtenido, Y = Y3Y2Y1Y0, es BCD exceso 3.
b) Si C = “1”, el código obtenido, Y = Y3Y2Y1Y0, es BCD Aiken.
c) Si C = “0”, el código obtenido, Y = Y3Y2Y1Y0, es BCD Aiken.
d) Ninguna afirmación es correcta. -10-
En el circuito de la figura, implementado con un Cuádruple Multiplexor
de 2 canales (con entrada de selección de canal, S, común a los cuatro
Multiplexores) y considerando que las combinaciones de entrada y de
salida, DCBA y ZdZcZbZa, corresponden a dos códigos BCD podemos
afirmar que el circuito resultante es un transcodificador …
a) de BCD Natural a BCD 3321.

b) de BCD Natural a BCD Aiken.
c) de BCD Exceso 3 a BCD Aiken.
d) de BCD Aiken a BCD Natural.
-11-
A B C
D0a D1a D0b D1b D0c D1c D0d D1d

D S
Za Zb Zc Zd
“1”
Za = D A + D A = A ( D + D ) = A
Zb = D B + D B = D ⊕ B
ZMXOR = S0D0 + S0D1
Zc = D C + D C B
“0”
Zd = D D + D C B = D C B
-12-
3.5 Ejercicios (Cuestión 5 - Enero 2017) ../..
BCD Aiken BCD Natural
DC BA Zd Zc Zb Za
Zd = D C B (0) 0 0 0 0 0 0 0 0
(1) 0 0 0 1 0 0 0 1
Zc = D C + D C B
(2) 0 0 1 0 0 0 1 0
Zb = D ⊕ B (3) 0 0 1 1 0 0 1 1
(4) 0 1 0 0 0 1 0 0
Za = A 0 1 0 1 0 1 0 1
NO USADAS
0 1 1 0 0 1 1 0
0 1 1 1 0 1 1 1
1 0 0 0 0 1 1 0
El circuito es un transcodificador … 1 0 0 1 0 1 1 1
1 0 1 0 0 1 0 0
a) de BCD Natural a BCD 3321. NO (5) 1 0 1 1 0 1 0 1
b) de BCD Natural a BCD Aiken. NO (6) 1 1 0 0 0 1 1 0
(7) 1 1 0 1 0 1 1 1
c) de BCD Exceso 3 a BCD Aiken. NO (8) 1 1 1 0 1 0 0 0
d) de BCD Aiken a BCD Natural. SI (9) 1 1 1 1 1 0 0 1
-13-
-14-

A2 = I1 I1 I0 A2 B2 G2 E2 L2 A1 B1 G1 E1 L1
B2 = I0 0 0 0 0 0 1 0 1 0 1 0 0
0 1 0 1 0 0 1 1 1 0 1 0
A1 = I1 1 0 1 0 1 0 0 0 0 0 1 0
B1 = I0 1 1 1 1 0 1 0 0 1 0 0 1
E2 L1 G2 E1 E1 G1 L2 E2 L1 G2 L2 G1 G2 L2 G1 E1
I1 I0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0
0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0
0 1 0 0 0 1 1 0 1 0 0 0 1 0 0 1 0 1
1 0 0 0 1 1 1 0 0 0 0 1 0 0 1 0 0 1
1 1 1 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0
¿Decodificador 2 a 4? -15-
Ejercicios (Noviembre 2017)
-16-
Ejercicios (Noviembre 2017) ../..
F↑
F↑ = Q2↑ Q1↑ F↓ = Q2↓ + Q1↓ F = F↑ ⊕ F↓
F↓
c b a Q3↑ Q2↑ Q1↑ Q0↑ Q3↓ Q2↓ Q1↓ Q0↓ F↑ F↓ F
0 0 0 0 1 1 1 1 0 0 1 0 0 0
0 0 1 0 1 0 0 1 0 0 1 1 0 1
0 1 0 0 0 1 0 1 0 0 1 1 0 1
0 1 1 1 1 1 0 1 0 0 1 0 0 0
1 0 0 0 1 1 0 1 0 0 0 0 0 0
1 0 1 0 1 1 0 1 0 1 1 0 1 1
1 1 0 0 1 1 0 1 1 0 1 0 1 1
1 1 1 0 1 1 0 0 0 0 1 0 0 0
-17-
-18-
A03 A12 A21 A30 Q1 Q0 Gs

m0 – m7 ≡ 0 x x x 0 0 1
A3 Q
A2 Q 1 m8 – m11 ≡ 1 0 x x 0 1 1
0
A1 m12 – m13 ≡ 1 1 0 x 1 0 1
A0 Gs
m14 ≡ 1 1 1 0 1 1 1
Codificador Binario m15 ≡ 1 1 1 1 0 0 0
Natural de 2 bits (4 a 2)
Q1 = A0 A1 (A2 + A2 A3) = A0 A1 (A2 + A3) = A0 A1 A2 A3
Q0 = A0 (A1 + A1 A2 A3) = A0 (A1 + A2 A3)
Gs = A0 A1 A2 A3
-19-
-20-

Me da igual C4
D C B A
a3 a2 a1 a0 b3 b2 b1 b0 C0 Z3 Z2 Z1 Z0
0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 1
0
0
0
0
0
1
1
1
0
0
1
0
0
0
0
+0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
1
0 a3 = D a2 = C
0 1 0 1 0 0 0 0 0 0 1 0 1
0 1 1 0 1 0 0 1 1 0 0 0 0
0 1 1 1 1 0 0 1 1 0 0 0 1 a1 = B a0 = A
1 0 0 0 1 0 0 1 1 0 0 1 0
1 0 0 1 1 0 0 1 1 0 0 1 1 b3 = b0 = C0 = D + C B
0 1 0 0
+ 10
1 0 1 0 1 0 0 1 1
1 0 1 1 1 0 0 1 1 0 1 0 1 b2 = b1 = “0”
1 1 0 0 1 0 0 1 1 0 1 1 0
1 1 0 1 1 0 0 1 1 0 1 0 1
1 1 1 0 1 0 0 1 1 1 0 0 0
1 1 1 1 1 0 0 1 1 1 0 0 1
BCD Exc 6 BCD Natural
-21-

Me da igual C4
D C B A
a3 a2 a1 a0 b3 b2 b1 b0 C0 Z3 Z2 Z1 Z0
0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 1 0
0 0 1 1 0 0 0 0 0 0 0 1 1
0 1 0 0 0 0 0 0 0 0 1 0 0 a3 = D a2 = C
0 1 0 1 0 0 0 0 0 0 1 0 1
0 1 1 0 1 0 0 1 1 0 0 0 0
0 1 1 1 1 0 0 1 1 0 0 0 1 a1 = B a0 = A
1 0 0 0 1 0 0 1 1 0 0 1 0
1 0 0 1 1 0 0 1 1 0 0 1 1 b3 = b0 = C0 = D + C B
1 0 1 0 1 0 0 1 1 0 1 0 0
1 0 1 1 1 0 0 1 1 0 1 0 1 b2 = b1 = “0”
1 1 0 0 1 0 0 1 1 0 1 1 0
1 1 0 1 1 0 0 1 1 0 1 0 1
1 1 1 0 1 0 0 1 1 1 0 0 0
1 1 1 1 1 0 0 1 1 1 0 0 1
BCD Exc 6 BCD Natural
-22-
Ejercicios
1) Para el circuito de la figura, donde A y B son A B
dos números de 2 bits y considerando que el 2 2
resultado, R, viene dado por:
R = B x B sí A > B 1
1 2
R = A x B sí A ≤ B
2
2
a) Identifique los bloques 1, 2 y 3 y represente el
circuito con sus respectivos bloques funcionales. 3
n
b) Implemente el bloque 1 con un MXOR de 8
canales y puertas lógicas.
R
c) Implemente el bloque 2 con puertas NOR de 2 entradas. Repita el
diseño con puertas NAND de 2 entradas.
d) Implemente el bloque 3 con sumadores totales y puertas lógicas.
-23-
Ejercicios ../..
SOLUCIÓN: A1 B1 A0 B0
a) El bloque 1 es un comparador de
magnitud de números de 2 bits.
La única salida que dejaremos
operativa será A > B.
A1 A0 B1 B0
El bloque 2 es un doble 1
multiplexor de 2 canales con A>B D0 D1 D0 D1
entrada de selección de canal S0 2
común a ambos multiplexores. Z0 Z1
El bloque 3 es un multiplicador
de números de 2 bits.
A1 A0 B1 B0
3
P3 P2 P1 P0
-24-
Ejercicios ../..
b) A1 A0 B1 B0 A>B
0 0 0 0 0
D0 ≡  F = D0 = “0” A1 A0 B1 B0
0 0 0 1 0
0 0 1 0 0 1
D1 ≡  F = D1 = “0” A>B
0 0 1 1 0
0 1 0 0 1
D2 ≡  F = D2 = B0
0 1 0 1 0 … con un MXOR de 8 canales y puertas lógicas
0 1 1 0 0
D3 ≡  F = D3 = “0”
0 1 1 1 0 D7
1 0 0 0 1
D6
D4 ≡  F = D4 = “1” D5
1 0 0 1 1 “1” D4
D3 Z A>B
1 0 1 0 0
D5 ≡  F = D5 = “0” B0 D2
1 0 1 1 0 D1
1 1 0 0 1 “0” D0
D6 ≡  F = D6 = “1”
1 1 0 1 1 E S2 S 1 S 0
1 1 1 0 1
D7 ≡  F = D7 = B0
1 1 1 1 0 A1A0B1
-25-
Ejercicios ../..
c) Síntesis con NOR:
Z = S0 D0 + S0 D1 = S0 D0 + S0 D1 = (S0 + D0) + (S0 + D1)
D1
Z1
D0
D0 D1 D0 D1
S0 2
D1 Z0 Z1
Z0 Doble MXOR
D0 de 2 canales
S0
-26-
Ejercicios ../..
Síntesis con NAND:
Z = S0 D0 + S0 D1 = S0 D0 + S0 D1 = (S0 D0) • (S0 D1)
D0
Z1
D0 D1 D0 D1
D1
S0 2
Z0 Z1
D0
Doble MXOR
Z0 de 2 canales
D1
S0
-27-
Ejercicios ../..
d) Multiplicador de números de 2 bits:
a1 a0
a0 b0 (2
a1 b0 “0”
b1 b0(2
a0 b1 a1 b1
0 a1b0 a0b0
+ a1b1a0b1 0
P3 P2 P1 P0
a0 b0 a0 b0
“0” C0 ST C1 C0 ST C1
S0 S0
P0 P1 P2 P3
-28-
Ejercicios ../..
2) En el circuito de la figura y considerando “b” y “Z3” como variables más
significativas:
a) Obtenga su tabla de verdad y represente Z3
su bloque funcional identificando de b
forma clara todas sus entradas y salidas. a ai Ci+1
ST Si Z2
bi Ci
b) Utilizando puertas lógicas, dote al “1”
circuito de una entrada de validación, E,
activa a nivel alto e invierta el criterio ai Ci+1
ST Si Z1
lógico de las variables de salida, Zi. bi Ci
c) Utilizando bloques funcionales como los

obtenidos en el apartado anterior diseñe “1” ai Ci+1
ST Si Z0
un decodificador de 4 bits (decodificador “0” bi Ci
de 4 a 16 o hexadecimal).
d) Utilizando el decodificador del apartado
anterior implemente un decodificador
Gray de 4 bits.
-29-
Ejercicios ../..
SOLUCIÓN:
a) Considerando que los tres ST’s forman un 3ST:
a2 = b a a1 = “1” a0 = “1” C0 = b + a
b2 = “1” b1 = b ⊕ “1” = b b0 = “0”
b a a2 a1 a0 b2 b1 b0 C0 Z3 Z2 Z1 Z0
0 0 1 1 1 1 1 0 1 1 1 1 0
0 1 1 1 1 1 1 0 0 1 1 0 1
1 0 1 1 1 1 0 0 0 1 0 1 1
1 1 0 1 1 1 0 0 0 0 1 1 1
Se trata de … un “Decodificador Binario 2 a Q3

4” con salidas activas a nivel bajo (L-). A1 Q2
A0 Q1
Q0
-30-
Ejercicios ../..
b)
Q3 Q’3
Q2 Q’2
A1 +  A1
A0 Q1 A0 Q’1
Q0 Q’0
E Q’i E
0 0 Q’i = E Qi = E + Qi
1 Qi
Q3 Q’3
A1 Q2 Q’2
A0 Q1 Q’1
Q0 Q’0
E -31-
Ejercicios ../..
c) Gray
E Q3 Q15 (m15) Q10G 0 0 0 0 0
Decodificador A1 Q2 Q14 (m14) Q11G 1 0 0 0 1
Hexadecimal A0 Q1 Q13 (m13) Q9G
2 0 0 1 1
(o binario de 4 bits Q0 Q12 (m12) Q8G
o de 4 a 16) 3 0 0 1 0
E Q3 Q11 (m11) Q13G 4 0 1 1 0
A1 Q2 Q10 (m10) Q12G 5 0 1 1 1
A0 Q1 Q9 (m9) Q14G 6 0 1 0 1
Q3
A3 A1 Q0 Q8 (m8) Q15G
Q2 7 0 1 0 0
A2 A0 Q1 8 1 1 0 0
Q3 Q7 (m7) Q5G
E Q0 A1 Q2 Q6 (m6) Q4G 9 1 1 0 1
A0 (m5)
Q1 Q5 Q6G 10 1 1 1 1
E E Q0 Q4 (m4) Q7G 11 1 1 1 0
Q3 Q3 (m3) Q2G 12 1 0 1 0
A1 A1 Q2 Q2 (m2) Q3G 13 1 0 1 1
A0 A0 Q1 Q1 (m1) Q1G 14 1 0 0 1
E Q0 Q0 (m0) Q0G 15 1 0 0 0
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Decodificador Gray -32-
Ejercicios ../..
3) Considere el bloque funcional de la figura:
A3
A2 Q1
A1 Q0
A0
Gs
a) Identifique a qué circuito combinacional de los estudiados corresponde.
b) Considere que dicho circuito “trabaja” en código Gray, obtenga su

tabla de verdad y sintetice el circuito con multiplexores de 4 canales y
puertas lógicas.
c) Rediseñe las salidas Q1 y Q0 utilizando exclusivamente mxores de 2

canales.
-33-
Ejercicios ../..
SOLUCIÓN:
a) Se trata de un codificador (Gray) 4 a 2, con el criterio de lógica mixta en
las entradas decimales (A0 y A3 activas a nivel bajo y A1 y A2 activas a
nivel alto).
b) Tabla de verdad: A3 A2 A1 A0 Q1 Q0 Gs
m0 – m7 ≡ 0 x x x 1 0 1
A3 m8 ≡ 1 0 0 0 0 0 1
A2 Q1
A1 Q0 m9 ≡ 1 0 0 1 0 0 0
A0 m10 – m11 ≡ 1 0 1 x 0 1 1
Gs
m12 – m15 ≡ 1 1 x x 1 1 1
Codificador Gray de 2 bits
A0  0 0 (0)
A1  0 1 (1) Q1 = A3 + A3 A2 = A3 + A2
A2  1 1 (2) Q0 = A3 ( A2 + A2 A1 ) = A3 (A2 + A1 )
A3  1 0 (3)
Gs = A3 A2 A1 A0 = A3 + A2 + A1 + A0
-34-
Ejercicios ../..
A3 A2 A1 A0 Q1 A3 A2 A1 A0 Q0 A3 A2 A1 A0 Gs
0 x x x 1 0 x x x 0 0 x x x 1
1 0 0 0 0 1 0 0 0 0 1 0 0 0 1
1 0 0 1 0 1 0 0 1 0 1 0 0 1 0
1 0 1 x 0 1 0 1 x 1 1 0 1 x 1
1 1 x x 1 1 1 x x 1 1 1 x x 1
D3 “1” D3 A1 D3
“0” D2 Z A1 D2 Z D2 Z
Q1 Q0 A0 Gs
D1 D1 D1
“1” D0 “0” D0 “1” D0
E S1 S0 E S1 S0 E S1S0
A3A2 A3A2 A3A2

-35-
Ejercicios ../..
c) Repetimos apartado b), pero con multiplexores de 2 canales:
A3 A2 A1 A0 Q1 A3 A2 A1 A0 Q0
0 x x x 1 0 x x x 0
1 0 0 0 0 1 0 0 0 0
1 0 0 1 0 1 0 0 1 0
1 0 1 x 0 1 0 1 x 1
1 1 x x 1 1 1 x x 1
“1” D1
A2 A1 D0 Z
D1 S0 D1
“1” D0 Z Q1 Z Q0
S0 “0” D0
S0
A2
A3 A3
-36-
Ejercicios ../..
4) Para el circuito de la figura y considerando que “d” es la variable más
significativa: b
a Z3
Z2
Z1
Z0
a) Obtenga su tabla de verdad. c d

b) A la vista de la tabla de verdad y considerando que “d” y “c” son dos
entradas de control, indique de qué circuito se trata y la utilidad de
todas sus entradas y salidas.
c) Utilizando “exclusivamente” bloques funcionales como el analizado
implemente un decodificador octal con salidas activas a nivel bajo.
d) Utilizando el decodificador del apartado anterior y puertas lógicas
implemente un Sumador Total.
-37-
Ejercicios ../..
SOLUCIÓN: d c b a Z3 Z2 Z1 Z0
a) Z3 = d ⊕ [ c ( b + a ) ] = d ⊕ ( c b a ) 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0
Z2 = d ⊕ [ c ( b + a ) ] = d ⊕ ( c b a )
0 0 1 0 0 0 0 0
Z1 = d ⊕ [ c ( b + a ) ] = d ⊕ ( c b a ) 0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
Z0 = d ⊕ [ c ( b + a ) ] = d ⊕ ( c b a ) 0 1 0 1 0 0 1 0
0 1 1 0 0 1 0 0
x ⊕ “0“ = x y x ⊕ “1” = x 0 1 1 1 1 0 0 0
• Sí d = “0” • Sí d = “1” 1 0 0 0 1 1 1 1
1 0 0 1 1 1 1 1
Z3 = c b a Z3 = c b a 1 0 1 0 1 1 1 1
 1 0 1 1 1 1 1 1
Z2 = c b a Z2 = c b a
1 1 0 0 1 1 1 0
Z1 = c b a Z1 = c b a 1 1 0 1 1 1 0 1
1 1 1 0 1 0 1 1
Z0 = c b a Z0 = c b a 1 1 1 1 0 1 1 1
-38-
Ejercicios ../..
b) poniendo la tabla de verdad de forma más abreviada y clara:
d c b a Z3 Z2 Z1 Z0
0 0 x x 0 0 0 0 Q
A1 Q 3
A0 Q 2
0 1 0 0 0 0 0 1 Q
A1 Q 3 1
E Q
0 1 0 1 0 0 1 0 A0 Q 2 0
1
0 1 1 0 0 1 0 0 Q0
0 1 1 1 1 0 0 0
1 0 x x 1 1 1 1 Q
A1 Q 3
A0 Q 2
1 1 0 0 1 1 1 0 Q
A1 Q 3 Q
1
1 1 0 1 1 1 0 1 A0 Q 2 E 0
1
1 1 1 0 1 0 1 1 Q0
1 1 1 1 0 1 1 1
En resumen, se trata de un decodificador 2 a 4, donde la entrada “c” es

una entrada de validación activa a nivel alto y la variable “d” permite
seleccionar el nivel al que son activas las salidas decimales. -39-
Ejercicios ../..
b) poniendo la tabla de verdad de forma más abreviada y clara:
d c b a Z3 Z2 Z1 Z0
Decodificador 2 a 4 con salidas
0 0 x x 0 0 0 0 activas a nivel alto y entrada de
0 1 0 0 validación activa a nivel alto
0 0 0 1
0 1 0 1 0 0 1 0
Decodificador 2 a 4 con salidas
0 1 1 0 0 1 0 0 activas a nivel alto
0 1 1 1 1 0 0 0
1 0 x x 1 1 1 1 Decodificador 2 a 4 con salidas

activas a nivel bajo y entrada de
1 1 0 0 1 1 1 0 validación activa a nivel alto
1 1 0 1 1 1 0 1
Decodificador 2 a 4 con
1 1 1 0 1 0 1 1
salidas activas a nivel bajo
1 1 1 1 0 1 1 1
En resumen, se trata de un decodificador 2 a 4, donde la entrada “c” es

una entrada de validación activa a nivel alto y la variable “d” permite
seleccionar el nivel al que son activas las salidas decimales. -40-
Ejercicios ../..
c) Decodificador octal con salidas activas a nivel bajo:
Q3 Q7
b Q2 Q6
a Q1 Q5
Q0 Q4
Q7
c d Q6
Q3
“0” b Q2 A2 Q5
A2 a Q1
Q0 ≡ A1
A0
Q4
Q3
Q2
“1”
c d Q1
c d E Q0
“0”
Q3 Q3
A1 b Q2 Q2
A0 a Q1 Q1
Q0 Q0
E
-41-
Ejercicios ../..
d) De la tabla de verdad del Sumador Total obtenemos:
Ci+1 (Ci, bi, ai) = ∑(3, 5, 6, 7) = m3 + m5 + m6 + m7 = m3 + m5 + m6 + m7 =

3
= m3 ∙ m5 ∙ m6 ∙ m7 = Q3 ∙ Q5 ∙ Q6 ∙ Q7
Si (Ci, bi, ai) = ∑(1, 2, 4, 7) = m1 + m2 + m4 + m7 = m1 + m2 + m4 + m7 =

3
= m1 ∙ m2 ∙ m4 ∙ m7 = Q1 ∙ Q2 ∙ Q4 ∙ Q7
Q7 m7
Q6 m6
Q5 m5 Ci+1
ci A2
Q4 m4
ai Ci+1
bi
ai
A1
A0 Q3 m3 ≡ ST
bi Ci
Si
Q2 m2 Si
Q1 m1
“1” E Q0 m0
-42-
Ejercicios ../..
5) La tabla adjunta corresponde al código ASCII, “American Standard Code for
Information Interchange”, que permite codificar un total de 128 caracteres por
medio de combinaciones de 7 bits.
B6B5B4
BITS 000 001 010 011 100 101 110 111
0000 NUL DEL SP 0 P \ p
0001 SQH DC1 ! 1 A Q a q
0010 STX DC2 “ 2 B R b r
0011 ETX DC3 # 3 C S c s r
0100 EQT DC4 $ 4 D T d t
B3 0101 ENQ NAK % 5 E U e u
B6B5B4 B3B2B1B0
B2 0110 ACK SYN & 6 F V f v
1 1 1 0 0 1 0
B1 0111 BEL ETB ‘ 7 G W g w
1000 BS CAN ( 8 H X h x
B0
1001 HT EM ) 9 I Y i y
1010 LF SUB • : J Z j z
1011 VT ESC + ; K [ k |
1100 FF FS ‘ < L \ l :
1101 CR GS - = M ] m |
1110 SO RS . > N n ‘
1111 SI US / O - o DEL
jose.gutierrez@upm.es // ETSISI-UPM -43-
Ejercicios ../..
 Utilizando 4ST’s y la lógica que precise, implemente un circuito
combinacional que reciba los “dígitos hexadecimales” -0, 1, …, 9, A, B,
…, F- codificados en ASCII y los entregue en BCD Natural para que
puedan ser visualizados en dos displays decimales de 7 segmentos.
Nota: los caracteres ASCII correspondientes a las letras mayúsculas o
minúsculas se deberán visualizar de idéntica forma en los
displays.
Display de 7 segmentos
B6
B5
B4 Transcodificador
B3
ASCII a BCD Nat.
B2
B1
B0 DECENAS UNIDADES
D ≡ 1 0 0 0 0 1 0 ó d ≡ 1 1 0 0 0 1 0 13(10 ó BCDNAT
-44-
Ejercicios ../..
SOLUCIÓN: DECENAS UNIDADES
ASCII D C B A D C B A B6
B6B5B4 0 0 0 0 0 0 0 0 0 0
BITS 011 100 110 1 0 0 0 0 0 0 0 1 0
0000 0
2 0 0 0 0 0 0 1 0 0
0001 1 A a
0010 2 B b
3 0 0 0 0 0 0 1 1 0
B3 4 0 0 0 0 0 1 0 0 0 B3B2B1B0 más “0000”
0011 3 C c
B2 5 0 1 0 1 0
0100 4 D d 0 0 0 0
B1 
B0
0101 5 E e 6 0 0 0 0 0 1 1 0 0
0110 6 F f
7 0 0 0 0 0 1 1 1 0 B3B2B1B0
0111 7
1000 8
8 0 0 0 0 1 0 0 0 0 B6B6B6B6
9 9 0 0 0 0 1 0 0 1 0
1001 BCD Natural
A/a 0 0 0 1 0 0 0 0 1
B/b 0 0 0 1 0 0 0 1 1 
C/c 0 0 0 1 0 0 1 0 1
B3B2B1B0 más “1111”
D/d 0 0 0 1 0 0 1 1 1
E/e 0 0 0 1 0 1 0 0 1
F/f 0 0 0 1 0 1 0 1 1 -45-
Ejercicios ../..
el circuito pedido será:
“0”
B3 a3 C4
B2 a2
B1 a1 S3
B0 a0 S2
4ST
b3 S1
b2 S0
b1
B6 b0 C 0 DECENAS UNIDADES
B3B2B1B0 “0”
B6B6B6B6
BCD Natural
-46-
Ejercicios ../..
6) Para el circuito de la figura, obtenga las expresiones algebraicas simplificadas de las
variables de salida, Z1 y Z0, como suma de productos.
e d c b a
Z1
Z0
¿A qué circuito combinacional corresponden dichas ecuaciones?. Represente su

bloque funcional identificando claramente sus variables de entrada y salida.
-47-
Ejercicios ../..
e b a e d c
Z1 Z0
Z1 = ( e + b + a ) ( e + b + a ) ( e + b + a ) ( e + b + a )
Z0 = e d c + e d c + e d c + e d c
-48-
Ejercicios ../..
SOLUCIÓN:
Z1 = ( e + b + a ) ( e + b + a ) ( e + b + a ) ( e + b + a ) =
= (e+b+a) + (e+b+a) + (e+b+a) + (e+b+a) =

= eba + eba + eba + eba = eb+ea
mxor de 2 canales
eb (a+a) = eb ea (b+b) = ea
Z = S0 D0 + S0 D1
“1” “1”
Z0 = e d c + e d c + e d c + e d c = e d + e c
(b) D1
ed (c+c) = ed ec (d+d) = ec Z (Z1)
(a) D0
“1” “1”
(d) D1
(Z0)
Z
(c) D0 S
Se trata de … un doble mxor de 2 canales. 0
(e) -49-
Ejercicios ../..
7) Para el circuito de la figura y considerando “c” y “Z1” como variables más
significativas, obtenga las expresiones de las variables de salida en su forma
canónica numérica, así como la tabla de verdad del circuito. Represente su
bloque funcional e identifique de forma clara todas sus entradas y salidas.
Q7
Q6
Q5 Z1
c A2 Q4
b A1 Q3
a A0 Q2
Q1
Z0
Q0
DECODIFICADOR
GRAY
-50-
Ejercicios ../..
SOLUCIÓN:
DEC. GRAY
Q7 m4 Z1 = Q2 ∙ Q4 ∙ Q5 ∙ Q6 = m3 ∙ m6 ∙ m7 ∙ m5 =
Q6 m5
c Q5 m7 = m3 + m6 + m7 + m5 = Σ (3, 5, 6, 7)
A2 Q4 m6 3
b A1 Q3 m2
a A0 m3
Q2
Q1 m1 Z0 = Q1 ∙ Q3 ∙ Q5 ∙ Q7 = m1 ∙ m2 ∙ m7 ∙ m4 =
Q0 m0
= m1 + m2 + m4 + m7 = Σ (1, 2, 4, 7)
c b a Z1 Z0 3
0 0 0 0 0 Que corresponde a la tabla de verdad de …
0 0 1 0 1 … un Sumador Total.
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1 ai Ci+1
1 0 1 1 0 ST Si
1 1 0 1 0 bi Ci
1 1 1 1 1
-51-
Ejercicios ../..
8) La figura muestra un teclado de matriz C D E F
de puntos (se activan la fila y columna “1”
correspondientes a la tecla pulsada). En 8 9 A B
el ejemplo mostrado se encuentra “0”
pulsada la tecla “D”: 4 5 6 7
“0”
0 1 2 3
“0”
a) Utilizando codificadores diseñe un
circuito que entregue codificado en
Binario Natural la tecla pulsada.
“0” “1” “0” “0”
b) Utilizando Sumadores Totales y un comparador de magnitud, diseñe un
circuito que detecte cuando se ha pulsado una tecla, más de una tecla o
ninguna tecla.
c) Utilizando un 4ST, puertas lógicas y mxores, diseñe un circuito que
permita visualizar en dos display’s de 7 segmentos y en decimal el
equivalente a la tecla pulsada. En caso de no pulsarse ninguna tecla o
bien más de una, se deberá visualizar “FF” en los display’s.
-52-
Ejercicios ../..
SOLUCIÓN:
dcba ≡ Tecla pulsada codificada
a) en Binario Natural
C D E F “11xx”
8 9 A B “10xx” A3
A2 Q1 d
4 5 6 7 “01xx” A1 Q0 c
A0
0 1 2 3 “00xx” E Gs
“xx11”
“xx10” A3
A2 Q1 b
“xx01” A1 Q0 a
A0
“xx00” E Gs
-53-
Ejercicios ../..
b) C D E F Sí T = F3 + F2 + F1 + F0 + C3 + C2 + C1 + C0
F3
T = 0  no se pulsa ninguna tecla
8 9 A B T = 2  se pulsa solo una tecla
F2
4 5 6 7 T > 2  se pulsa más de una tecla
F1
(8)
T3
0 1 2 3
F0 “0”
(4)
ai Ci+1 (4)
(4) ST Si T2
bi Ci
C0 C1 C2 C3 (pi) ≡ peso (4)
ai Ci+1
(2) (4)
ai Ci+1
(2) (2)
(2) ST Si (2)
(2) bi Ci (2) ST Si T1
F3 (1)
ai Ci+1
(2) “0” bi Ci
(1)
ai Ci+1
(1) (2)
(1) ST Si
F2 bi Ci ST Si
(1) (1)
ai Ci+1 (2)
(1) (1)
ai Ci+1
F0 (1)
(1)
bi Ci (1) ST Si
F1 C2 bi Ci ST Si
(1)
T0
(1) (1)
C3 (1)
C0 bi Ci
C1 (1)
“0” -54-
Ejercicios ../..
Y finalmente compararemos con “0010” para determinar si se ha pulsado
más de una, una o ninguna tecla.
T3 a3
T2 a2
T1 a1 G más de una tecla
T0 a0
E una tecla
“0” b3 “0” D
“0” b2 L ninguna tecla E
“1” b1 C
E
“0” b0 N
A
d a3 C4 S
c) para la visualización en decimal de la c a2 U
tecla pulsada en dos display’s será b a1 N
a a0 S3 I
preciso transcodificar de Binario S2 D
4ST
Natural a BCD Natural. b3
S1 A
b2 S0 D
b1 E
b0 C 0 S
“0” -55-
Ejercicios ../..
T3 a3
T2 a2 “1” D 0 S0
+ de una
T1 a1 G “0” D1 Z DECENAS UNIDADES
T0 a0 1 tecla
E “1” D0
“0” b3 ninguna “0” D1 Z
“0” b2 L
“1” b1 “1” D0
“0” b0 “0” D1 Z
“1” D0
D1 Z
“1” D 0 S0
d a3 C4 D1 Z
c a2
b a1 “1” D0
a S3 D1 Z
a0
4ST
S2
S1 “1” D0
Tecla pulsada b3 D1 Z
b2 S0
(d c b a) b1 “1” D0
b0 C 0 Z
D1
“0”
-56-
Ejercicios ../..
9) Analizar el circuito de la figura, aplicando sobre las entradas A y B dos
combinaciones que cumplan:
a) A = B b) A > B c) A < B
determinado, en cada caso, los valores que toman las salidas Z3, Z2 y Z1.
Z3
a3 C4
a2 Z2
A a1 S3
a0 S2
b3
4ST
S1 Z1
b2 S0
B b1
b0 C 0
“0”
-57-
Ejercicios ../..
a) A = B 0 0 0 0 Z3 = C4 = “0”
A = 12(10 = 1100(2 1 1 0 0
 + 0 0  Z2 = Z3 + Z1 = “0”
B = 12(10 = 1100(2 1 1
Z1 = S3S2S1S0 = “1”
0 1 1 1 1
b) A > B Z3 = C4 = “1”
0 0 0 0
A = 9(10 = 1001(2 1 0 0 1  Z2 = Z3 + Z1 = “0”
 + 1 1 0 0
B = 3(10 = 0011(2
Z1 = S3S2S1S0 = “0”
1 0 1 0 1
c) A B 1 0 0  Z3 ≡ (A > B)
Sí A B
a0 S2 A0 a0
b3
4ST
S1 Z1  B3 b3 E A=B
b2 S0 B2 b2 L A<B
B b1 B1 b1
b0 C 0 B0 b0
“0”
Comparador de Magnitud Comparador de Magnitud
(circuito lógico) (bloque funcional)
-59-
Ejercicios ../..
10) Diseñar un circuito que resuelva Z = 20X + 46 X ≡ X1 X0
16 X ≡ 24 * X
+
4 X ≡ 22 * X
20 X
4ST
-60-
Ejercicios ../..
4ST
-61-
Ejercicios ../..
Resolver: Z = 5 * X + 26, siendo X un número binario de 3 bits.
Z = (4 + 1) * X + “11010”(2.
4ST
Y, teniendo en cuenta la ecuación (Z = 5 * X + 26, X de 3 bits), estos son los resultados:
X “0” “1” “2” “3” “4” “5” “6” “7”

Z “26” “31” “36” “41” “46” “51” “56” “61”
Z(2 011010 011111 100100 101001 101110 110011 111000 111101
-62-
Problema de examen 2015/16
El circuito de la figura es un transcodificador cuya entrada (E3E2E1E0) es una
señal codificada en BCD Natural y la salida (S3S2S1S0) es su traducción a
cierto código BCD ponderado. Obtener los pesos del código de salida.
BCD Natural BCD 4321
(4) (3) (2) (1)
E3 E2 E1 E0
(8) (4) (2) (1) “0”
E3 E2 E1E0 a3 a2 a1 a0 b3 b2 b1 b0 C0 S3 S2 S1 S0
(0) 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 (0) a a a a b b b b
3 2 1 0 3 2 1 0
(1) 0 0 0 1 0 00 0 0 0 0 1 0 0 0 0 1 (1) C 4ST C0
4
(2) 0 0 1 0 0 00 0 0 0 1 0 0 0 0 1 0 (2) S3 S2 S1 S0
(3) 0 0 1 1 0 00 0 0 0 1 1 0 0 0 1 1 (3)
(4) 0 1 0 0 0 00 0 1 0 0 0 0 1 0 0 0 (4) S3 S2 S1 S0
(5) 0 1 0 1 0 00 0 1 0 0 1 0 1 0 0 1 (5) a) “8321”
(6) 0 1 1 0 0 00 0 1 0 1 0 0 1 0 1 0 (6)
b) “5421”
(7) 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 (7)
c) “4321”
(8) 1 0 0 0 1 10 1 0 0 0 0 0 1 1 0 1 (8)
(9) 1 0 0 1 1 10 1 0 0 0 1 0 1 1 1 0 (9) d) “6421”
-63-

Utilizando un cuádruple sumador total, diseñar un circuito que calcule el valor
de la ecuación algebraica R = 5X más 20, siendo X un número de tres bits
(X2,X1,X0).
X2X1X0
4ST
X = X2 X1 X0 4X = X2 X1 X0 0 0 0 0 1 0 1
R = 5X más 20 X = 0 0 X2 X1 X0
5X = 4X + X 20(10 = 1 0 1 0 0 a3 a2 a1 a0 b3b2b1b0
C4 4ST C0
S3 S2 S1 S0 X1 X0 S3 S2 S1 S0
R5 R4 R3 R2 R1 R0
S3 S2 S1 S 0 X 1 X 0
R5 R4 R3 R2 R1 R0
R = 5X más 20
-64-
Problema examen
Implemente el circuito de la figura con Mxores de 2 canales con entrada de Enable activa a nivel alto.
C ENABLE (act. nivel alto)

B Z3 C B A Z3 Z2 Z1 Z0
A
0 X X 0 0 0 0
Z2
1 0 0 0 0 0 1
1 0 1 0 0 1 0
Z1 1 0 1 0 1 0 0
1 1 0 1 0 0 0
Z0 ¡DECOD. Binario Natural de 2 bits
(ó 2 a 4) con salidas y “E” activas
Z3 = C ( B +A ( = C (B • A
( = CBA a nivel alto!
• Sí C = “0” • Sí C = “1”
Z2 = A ( C +B ( =A (C • B
( = CBA Z3 = “0” Z3 = B A ≡ m3
Z2 = “0” Z2 = B A ≡ m2
Z1 = B ( C +A ( =B (C • A
( = CBA
Z1 = B A ≡ m1
Z = “0”
1
C = CBA Z0 = “0” Z0 = B A ≡ m0
Z0 = C + B + A = • B • A -65-
Problema (../..)
Diseño con Mxores de 2 canales
Z3 = C B A
A D1 “0” D1
Z2 = C B A
“0” D0 Z Z3 B D0 Z Z2
Z1 = C B A E S0 E S0
Z0 = C B A
“Enable” C B C A
“0” D1 “0” D1
A D0 Z Z1 D0 Z Z0
A
E S0 “0” D1 E S0
“1” D0 Z
E S0
C B C B
“0” A
-66-

El circuito de la figura es un transcodificador cuya entrada (E3E2E1E0) es una
señal codificada en BCD Natural y la salida (S3S2S1S0) es su traducción a
cierto código BCD ponderado. Obtener los pesos del código de salida.
BCD Natural BCD 4321
(4) (3) (2) (1)
E3 E2 E1 E0
(8) (4) (2) (1) “0”
E3 E2 E1E0 a3 a2 a1 a0 b3 b2 b1 b0 C0 S3 S2 S1 S0
(0) 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 (0) a a a a b b b b
3 2 1 0 3 2 1 0
(1) 0 0 0 1 0 00 0 0 0 0 1 0 0 0 0 1 (1) C 4ST C0
4
(2) 0 0 1 0 0 00 0 0 0 1 0 0 0 0 1 0 (2) S3 S2 S1 S0
(3) 0 0 1 1 0 00 0 0 0 1 1 0 0 0 1 1 (3)
(4) 0 1 0 0 0 00 0 1 0 0 0 0 1 0 0 0 (4) S3 S2 S1 S0
(5) 0 1 0 1 0 00 0 1 0 0 1 0 1 0 0 1 (5) a) “8321”
(6) 0 1 1 0 0 00 0 1 0 1 0 0 1 0 1 0 (6)
b) “5421”
(7) 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 (7)
c) “4321”
(8) 1 0 0 0 1 10 1 0 0 0 0 0 1 1 0 1 (8)
(9) 1 0 0 1 1 10 1 0 0 0 1 0 1 1 1 0 (9) d) “6421”
-67-
Problema 31
El circuito de la figura adjunta, recibe por sus DEC.1 DEC.0
entradas “dcba” números codificados en d c b a E1 E0 Q7 Q2 Q5 Q0 F F
Binario Natural y está formado por
decodificadores octales con entrada de 0 0 0 0 1 0 1 1 1 0 0 1
0 0 0 1 1 0 1 1 1 1 1 0
DECO 1 OFF
DECO 0 ON
validación (enable) y salidas activas a nivel
bajo. Obtenga la expresión canónica numérica 0 0 1 0 1 0 1 1 1 1 1 0
de F e indique la función que realiza el 0 0 1 1 1 0 1 1 1 1 1 0
circuito. d cba 0 1 0 0 1 0 1 1 1 1 1 0
0 1 0 1 1 0 1 1 0 1 0 1
0 1 1 0 1 0 1 1 1 1 1 0
0 1 1 1 1 0 1 1 1 1 1 0
V1
E C BA V0
E C BA 1 0 0 0 0 1 1 1 1 1 1 0
1 0 0 1 0 1 1 1 1 1 1 0
DECO 0 OFF
DECO 1 ON
Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 1 0 1 0 0 1 1 0 1 1 0 1
1 0 1 1 0 1 1 1 1 1 1 0
1 1 0 0 0 1 1 1 1 1 1 0
F = Q7 Q2 Q5 Q0 F = Q7 Q2 Q5 Q0 1 1 0 1 0 1 1 1 1 1 1 0
1 1 1 0 0 1 1 1 1 1 1 0
F 1 1 1 1 0 1 0 1 1 1 0 1
-68-
Problema 31 ../..
El circuito de la figura adjunta, recibe por sus
d c b a F
entradas “dcba” números codificados en
Binario Natural y está formado por 0 0 0 0 1
decodificadores octales con entrada de 0 0 0 1 0
validación (enable) y salidas activas a nivel 0 0 1 0 0
bajo. Obtenga la expresión canónica numérica
0 0 1 1 0
de F e indique la función que realiza el
0 1 0 0 0
circuito. d cba
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
V1
E C BA V0
E C BA 1 0 0 0 0
1 0 0 1 0
Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
F = Q7 Q2 Q5 Q0 F = Q7 Q2 Q5 Q0 1 1 1 0 0
F 1 1 1 1 1
F(d, c, b, a) = ∑( 0, 5 ,10, 15 )
4 F = “1” ⇔ dc = ba ¡Comparador de igualdad! -69-

Tema 3, Problemas Con Solución (IC, TSI)

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ETSISI-UPM - Curso 2021/22 Fundamentos de Computadores (IC/TSI)

jose.gutierrez@upm.es Tema 3: Ctos Electrónicos Combinacionales

Ejercicios (Cuestión 3 - Junio 2016)

Ejercicios (Cuestión 3 - Junio 2016) ../..

Circuito a) ba a>b a=b a<b

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ba a>b a=b a<b

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Circuito c) ba a>b a=b a<b

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Ejercicios (Cuestión 6 - Enero 2016)

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a) Q0 = Σ4 (8, 9, 12, 13, 14, 15)

Ejercicios (Enero 2016)

Ejercicios (Enero 2016) ../..

 Sí C = “1” Decodificador inhibido Qi = “1” F = F1 = “0”

Ejercicios (Enero 2016) ../..

a) de BCD Natural a BCD 3321.

D0a D1a D0b D1b D0c D1c D0d D1d

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c b a Q3↑ Q2↑ Q1↑ Q0↑ Q3↓ Q2↓ Q1↓ Q0↓ F↑ F↓ F

Ejercicios (Noviembre 2017)

Ejercicios (Noviembre 2017) ../..

A03 A12 A21 A30 Q1 Q0 Gs

Q1 = A0 A1 (A2 + A2 A3) = A0 A1 (A2 + A3) = A0 A1 A2 A3

Q0 = A0 (A1 + A1 A2 A3) = A0 (A1 + A2 A3)

Ejercicios (Noviembre 2017)

Ejercicios (Noviembre 2017) ../..

Ejercicios (Noviembre 2017) ../..

c) Utilizando bloques funcionales como los

Se trata de … un “Decodificador Binario 2 a Q3

a) Identifique a qué circuito combinacional de los estudiados corresponde.

b) Considere que dicho circuito “trabaja” en código Gray, obtenga su

c) Rediseñe las salidas Q1 y Q0 utilizando exclusivamente mxores de 2

A3A2 A3A2 A3A2

a) Obtenga su tabla de verdad. c d

En resumen, se trata de un decodificador 2 a 4, donde la entrada “c” es

1 0 x x 1 1 1 1 Decodificador 2 a 4 con salidas

En resumen, se trata de un decodificador 2 a 4, donde la entrada “c” es

Ci+1 (Ci, bi, ai) = ∑(3, 5, 6, 7) = m3 + m5 + m6 + m7 = m3 + m5 + m6 + m7 =

Si (Ci, bi, ai) = ∑(1, 2, 4, 7) = m1 + m2 + m4 + m7 = m1 + m2 + m4 + m7 =

¿A qué circuito combinacional corresponden dichas ecuaciones?. Represente su

= (e+b+a) + (e+b+a) + (e+b+a) + (e+b+a) =

Y, teniendo en cuenta la ecuación (Z = 5 * X + 26, X de 3 bits), estos son los resultados:

X “0” “1” “2” “3” “4” “5” “6” “7”

Problema de examen 2015/16

C ENABLE (act. nivel alto)

Problema de examen 2015/16

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