Practica 1 - “ALARMA”
Luis Eduardo Ángel González. Escalona Vela Jonathan. Flores Solares Alexis.
Sarmiento López Andrés. Varela Popoca Pedro.
Benemérita Universidad Autónoma de Puebla
Ciudad de Puebla, Puebla, México
NRC: 36043
Resumen—“Se realizó una simplificación del funcionamiento de
una alarma de banco contra robos, a través del método de los mapas
K y simulaciones en Active HDL”.
Palabras Claves
1. VHDL: acrónimo de very high speed integrated circuit
hardware description language, (lenguaje de la
programacion aplicado a la descripción de).
2. Mintérminos: una expresión lógica de n variables
consistente únicamente en el operador conjunción
lógica (AND) y el operador complemento o negación
(NOT).
I. OBJETIVO
Diseñar e implementar circuitos lógicos combinacionales a
través del uso de técnicas y métodos de simplificación para la
obtención de las expresiones mínimas.
II. MARCO TEÓRICO
2.1 MÉTODO DE MAPAS K
Referente a los métodos de simplificación de funciones se
encuentra el método de los mapas de Karnaugh:
El método es una herramienta muy utilizada para la
simplificación de circuitos lógicos. Cuando se tiene una función
lógica con su tabla de verdad y se desea implementar esa
función de la manera más económica posible se utiliza este
método. Dependiendo del numero de variables de la expresión
será el numero de celdas que tendrá el mapa.
Al momento de realizar las celdas se deberán separar las
variables y se debe cuidar que el cambio entre las variables sea
de una a la vez en caso de incluir mas de 2 en alguna columna.
Al momento de obtener la tabla con los valores en 1s y 0s se
analizará a modo de que se puedan reducir entre si cada
expresión, pueden ser tomadas de distintas formas, ya sea 2
de una columna, o 4 de alguna fila. Con esto en mente se
separan todas las variables y se realiza la operación
correspondiente para así lograr una correcta reducción. Y así
obtener la expresión mínima.
Se pueden tomar algunas de las siguientes sugerencias:
• Cuanto más grande sea un grupo, la simplificación
de la función será mejor.
• No es necesario que todos los grupos tengan el
mismo tamaño.
2.2 PROGRAMAS DE SIMULACIÓN (ACTIVE - HDL)
En cuanto a programas para simular los comportamientos
de distintos dispositivos, así como del comportamiento del
comportamiento de sistemas electrónicos. Se tienen muchas
opciones. HDL Active cuenta con una gran cantidad de
herramientas que permiten la correcta simulación que permite
desarrollar sistemas, modelar sistemas, a partir del lenguaje
C+ o VHDL.
Herramientas del tipo: Editor de Lenguaje Descriptivo de
Hardware (HDE) El asistente HDE incluido en Active HDL, es un
generador de archivos VHDL donde se describe una entidad.
Una vez que se ha elegido este editor y se le ha asignado a un
nombre, se generarán las entradas y las salidas
correspondientes. Especificando el nombre y el tipo de dato.
Active HDL incorpora diferentes herramientas dentro de su
barra de menús, tales como: Compilación, Ejecución de
Macros, Asistente de Lenguaje, etc.
III. DESARROLLO
Partimos con la base de que se tienen 4 entradas a las cuales
llamaremos:
A = El interruptor de control
B = La posición de la caja fuerte
C = Las horas hábiles de servicio
D = El estado de la puerta del gabinete
Además de esto se hace ver que para detonar la alarma se
requiere de ciertos condicionamientos de acuerdo con las
señales de las entradas que se puede entender como: A=1 y
B=0; C=0 y D=0; A=0 y D=0. Lo que después de comparar con
todas las posibles combinaciones de las entradas se obtiene la
forma ∑m= (0,2,4,6,8,9,10,11,12). Una vez que se logro
determinar cuales eran los mintérminos en los cuales la señal gráficamente el comportamiento del circuito. Dicho circuito
de salida (alarma) era alta se organizaron en mapas de resulta con los mismos resultados mostrados en los
Karnaugh “tabla 1”. minterminos y los mapas de Karnaugh revisados al comienzo
del procedimiento.
AB/CD 00 01 11 10
00 1 0 0 1 IV. RESULTADO
01 1 0 0 1
La aplicación de los materiales vistos en clase resultó de
11 1 0 0 0
ayuda para una correcta implementación de dispositivos
10 1 1 1 1
lógicos, repasando los pasos se logró la simplificación de una
Tabla 1. Mapa de Karnaugh [1]
expresión lógica y su aplicación en un programa de simulación
en lenguaje VHDL.
De dicha tabla se lograron reducir los términos al separarlos
por medio de bloques y restarlos entre si para poder
simplificar estos mismos. V. CONCLUSIÓN
Obteniendo de esta forma el siguiente resultado:
A’B’C’D’ AB’C’D’ Es muy grato ver como los temas vistos en este curso de
A’BC’D’ AB’CD clases pueden ser aplicados, en especial el caso de la
ABC’D’ AB’C’D A’B’CD’ simplificación de expresiones lógicas ya que es sin duda un
AB’C’D’ = C’D’ AB’CD’= AB’ A’BCD’ == A’CD’ pilar en el mundo de la electrónica.

Reduciendo términos se obtiene entonces: REFERENCIAS

F (A,B,C,D)= (A’CD’ + AB’ + C’D’) [1] Estación de Clasificación de Piezas Perforadas, Flórez-
Orrego, D. et al, Disponble en:
Una vez obtenida la expresión mínima de la función lo que https://www.academia.edu/14154830/Estacion_de_Clasificaci
on_de_Piezas_Perforadas , Universidad Nacional de Colombia,
sigue es realizar la simulación de esta misma en el programa
Sede Medellín, Facultad de Minas.
Active HDL, donde se el proceso es: abrir un nuevo espacio de
trabajo y asignar un nombre que en motivo de la práctica se
llamara “ALARMA”, seguido de esto se asignaran 4 variables
del tipo entradas a las cuales se les nombrara “A”, “B”, “C” y”
D”; además de 1 salida a la cual se le nombrara “alarm”.

Una vez asignadas las variables a usar, se procederá a llenar

la arquitectura del código. Para lo cual se asignara a la variable
“alarma” la estructura de la expresión mínima ya obtenida en
el procedimiento anterior: alarm<= (NOT A AND C AND NOT
D) OR (NOT C AND NOT D) OR (A AND NOT B).

Nuevamente esto se debe a que se esta siguiendo la

estructura de la expresión mínima de la función original. Una
vez terminado el código se realiza la compilación par aprobar
que no tenga errores de texto y si se logra compilar con éxito
se puede realizar la simulación y acceder a la función “ADD TO
WAVEFORM” en dicha función se puede observar con detalle
los estados de la simulación.

No sin antes asignar un valor para las variables por medio de

la función “STIMULATORS”, y dentro de esta función
seleccionando la opción de “VALUE” en donde se debe colocar
el estado de las variables de entrada ya sea “A” o “B” o “C” o
“D”. Para las necesidades del programa es necesario cubrir el
valor de las 4 entradas.

Una vez que se tengan los valores asignados se debe asignar

un tiempo de prueba para que así, se pueda visualizar