Semana 13

SEMANA 13_SESIÓN 1
CIRCUITOS COMBINACIONALES 2
INDICE
1. CIRCUITOS DE INTERPRETACIÓN
• CODIFICADORES
• DECOFICADORES
2. CIRCUITOS DE COMUNICACIÓN
• MULTIPLEXORES
• DEMULTIPLEXORES
• DETECTOR DE ERRORES
3. CIRCUITOS DE PROCESAMIENTO
• COMPARADORES
• ARIMETICOS (SUMADORES, RESTADORES, MULTIPLICADORES)
CODIFICADOR
CODIFICADOR
Codifican en forma binaria la información aplicada a su entrada: Asigna un código único de salida (número binario)
a cada señal de entrada aplicada al dispositivo.
2n n
Codificador con ‘2n’ bits de entrada y ‘n’ bits de salida

Tipos
• Con prioridad: Si se activan más de dos entradas a la vez, solamente se verá el código de salida de la
entrada de mayor valor.
• Sin prioridad:Solamente debe de activarse una entrada a la vez para obtener un código correcto.
CODIFICADOR
Imaginemos que estamos diseñando un circuito digital que se encuentra en el interior de una cadena de música.
Este circuito controlará la cadena, haciendo que funcione correctamente. Una de las cosas que hará este circuito
de control será activar la radio, el CD, la cinta o el disco según el botón que haya pulsado el usuario.
https://ikastaroak.ulhi.net/edu/es/IEA/ELEC/ELEC02/es_IEA_ELEC02_Contenidos/website_53_codificadores.html
CODIFICADOR
Ejemplo de un circuito codificador de 4 entradas sin prioridad.
Tabla de Verdad Circuito Combinacional

I3 I2 I1 I0
Y1
Y0
IDLE
DECODIFICADOR
DECODIFICADOR
Es un sistema combinacional que presenta una salida digital asociada a la codificación del código de entrada.
Decodificador con ‘m’ bits de entrada y ‘n’ bits de salida
Tipos
• Decodificador Binario: Sólo se activa una salida.
• Decodificador No Binario: Pueden activarse varias salidas.
DECODIFICADOR BINARIO
Realizan la función inversa a los codificadores. Es decir, que son sistemas con un conjunto de "n" variables
binaria de entrada y "2n"variables de salida
Decodificador 2A4
Decodificador 2x4 con habilitador
EN: Habilitador
I0, I1: Entradas
Y0, Y1, Y2, Y3: Salidas
Decodificador 3x8 con habilitador (lógica negada)
• De forma semejante a como se define el decodificador 2x4 (74139), pueden definirse
decodificadores de 3x8 (74138), 4x16 (74154), 5x32 y en forma general de nx2n.
• La principal utilización de este dispositivo es cuando se tiene N alternativas que se pueden

seleccionar, pero se desea seleccionar solamente una de ella.
• También puede ser usado para construir funciones lógicas.
Ejemplo de sistema de control utilizando un decodificador 2x4

DECODIFICADOR DE 4 A 16 IMPLEMENTADO CON 74138 (3x8 )
DECODIFICADOR DE 5 A 32 IMPLEMENTADO CON 74138 (3x8 )

DECODIFICADOR NO BINARIO
Puede activarse mas de una salida de acuerdo al código de entrada. Estudiaremos el BCD a display de 7
segmentos 7447
BCD a decimal con 7442

BCD a display de 7 segmentos 7448

Es común dar otras
opciones de
visualización a
partir del digito 9.
Algunas
representaciones
dan valor de
A,B,C,D,E y F para
números
10,11,12,13,15 (
formato
hexadecimal)
Algunas de las características del display de 7 segmentos:

• Salidas activas a nivel bajo o alto (ánodo o cátodo común).
• Entradas de control también se pueden activar con nivel bajo o alto.
• Las salidas pueden controlar directamente un display de 7 segmentos con ánodo o cátodo
común.
Diagrama de conexión del

display de 7 con todas las
entradas activadas
Tabla de verdad de decodificador BCD a display de 7
Algunos vienen con un segmentos
indicador de punto decimal
Ejemplo de visualización en display de 7 segmentos según la tabla de verdad
Es posible colocar varios 7447 en cascada para representar mas de una cantidad de digitos
MULTIPLEXOR
MULTIPLEXOR
Es un circuito selector de datos que selecciona una de varias líneas de entrada para que aparezcan
en una única línea de salida.
Sn
Selectores
S1
S0
...
D0 0
D1 1
D2 2
Líneas de Entrada . Salida
.
https://ikastaroak.ulhi.net/edu/es/IEA/ELEC/ELEC02/es_IEA_ELEC02_Contenidos/web
. site_53_codificadores.html
D2n 2n
MULTIPLEXOR
MUX 2 A 1 MUX 2 A 1 con habilitador

S0
D0 Y
D0 0 D1
Y MUX2A1
D1 1
EN
S
D0 D0
EN
Y
S Y S
D1 D1
Y  D0·S  D1·S Y  EN ·(D0·S  D1·S)

Función lógica sin habilitador Función lógica con habilitador
MULTIPLEXOR
74157 (MUX 2A1 )

MULTIPLEXOR
MUX 4 A 1 DE 2 BITS
DEMULTIPLEXOR
DEMULTIPLEXOR
Es un circuito selector de datos que selecciona una única línea de entrada para que aparezca en
una de las varias líneas de salida .
DETECTOR DE ERRORES
CIRCUITOS DE PARIDAD
En la transferencia de los datos digitales (información) se pueden producir errores que alteren un valor en la
trama de bits enviados.
La probabilidad de que ocurran un error en la transmisión de datos es muy pequeña y que ocurran dos en la
misma palabra es aun menor. Por lo que se suele utilizar un bit que indique la paridad de la palabra para
verificar si la transmisión se realizo correctamente.
Tipos: Generador de paridad (Envío del Dato) y Detector de paridad ( Verificación del envío)
Es un bit que se añade a la izquierda del grupo de bits que forman el paquete de información a transmitir. El
objetivo es conseguir que en todos los paquetes a transmitir, la cantidad de ‘1’s sea par o impar según se
establezca con anterioridad.
GENERADOR DE PARIDAD
Ejemplo: Si se desea transmitir una información con acuerdo de paridad par.
El generador de
paridad Impar se
Información compuesta por 2 bits. obtiene negando la
Información compuesta por 3 bits. salida Bp.
DETECTOR DE PARIDAD
Verifica si la transmisión es correcta.
La transmisión es correcta si:
• Generador de Paridad Par => Detector de Paridad Par.
• Generador de Paridad impar => Detector de Paridad Impar.
Ejemplo: Detección de Paridad par de 2 bits.
El generador de paridad genera el bit de paridad en el transmisor y el verificador de paridad verifica el bit
de paridad en el receptor.
Cuando no se utiliza el bit de paridad para detectar errores se dice que la transmisión es “Sin paridad”
GENERADOR DE PARIDAD
Ejemplo: Tenemos el dato original ‘0111001’. Vemos que la trama a transmitir tiene un número par de unos
(4). Al añadir el bit de paridad obtendremos el siguiente carácter, que es el que se transmitirá a destino
Solución:
1. Si usamos paridad par, ya hay un número par de unos, por tanto se añade un 0, y transmitiremos
‘00111001’.
2. Si usamos paridad impar, como hay un número par de unos, hemos de añadir otro 1 para conseguir un
número impar, y transmitiremos ‘10111001’.
COMPARADOR
COMPARADOR
Circuitos que verifican si un número A es mayor, menor o igual que otro número B
< A<B
A
= A=B
B
> A>B
A A A
I MA ME
B B B
COMPARADOR
Circuito combinacional de un comparador de dos números de n bits para el terminal que
indica si el numero A igual a B
A(n-1)
I(n-1)
B(n-1) =
···
A2
I2 I
B2 =
A1
I1
B1 =
A0
I0
B0 =
COMPARADOR
Circuito combinacional de un comparador de dos números de n bits para el terminal que
indica si el numero A es mayor a B
A3
MA3
B3 >
I3
=
A2
MA2
B2 >
I2
= MA
A1
MA1
B1 >
I1
···
=
A0
MA0
B0 >
COMPARADOR
Ejemplo de conexión entre dos comparadores de 8 bits
CIRCUITOS ARITMÉTICOS
CIRCUITOS ARITMÉTICOS
Los sistemas digitales complejos están compuestos subsistemas que realizan operaciones de tipo LOGICO
y de tipo ARITMÉTICO. Veremos a continuación la implementación de sistemas aritméticos:
• Suma
• Resta
• Multiplicación
SEMISUMADOR (HA)
Sumador de 2 números de 1 bit
A S
S B
A
B HA Cout
Cout
SUMADOR COMPLETO (FA)

El Sumado completo suma 3 bits, Estos son el mismo número A, el número B y el tercer bit
puede ser un bit de acarreo que resulte de otra suma.
BA
A
S
B FA Cout FA Cin
Cout
Cin BA
A S
S
B FA Cout FA Cin
Cout
Cin
S BA
A
S
B FA Cout FA Cin
Cout
Cin

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SEMANA 13_SESIÓN 1

Codificador con ‘2n’ bits de entrada y ‘n’ bits de salida

Tabla de Verdad Circuito Combinacional

Decodificador con ‘m’ bits de entrada y ‘n’ bits de salida

Decodificador 2x4 con habilitador

Decodificador 3x8 con habilitador (lógica negada)

• La principal utilización de este dispositivo es cuando se tiene N alternativas que se pueden

• También puede ser usado para construir funciones lógicas.

Ejemplo de sistema de control utilizando un decodificador 2x4

DECODIFICADOR DE 4 A 16 IMPLEMENTADO CON 74138 (3x8 )

DECODIFICADOR DE 5 A 32 IMPLEMENTADO CON 74138 (3x8 )

BCD a decimal con 7442

BCD a display de 7 segmentos 7448

Algunas de las características del display de 7 segmentos:

Diagrama de conexión del

MUX 2 A 1 MUX 2 A 1 con habilitador

Y  D0·S  D1·S Y  EN ·(D0·S  D1·S)

74157 (MUX 2A1 )

Ejemplo: Si se desea transmitir una información con acuerdo de paridad par.

Ejemplo: Detección de Paridad par de 2 bits.

Sumador de 2 números de 1 bit

SUMADOR COMPLETO (FA)

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