UNIVERSIDAD PEDAGOGICA Y TECNOLOGICA DE COLOMBIA

FACULTAD DE INGENIERÍA
ESCUELA DE INGENIERÍA ELECTRÓNICA
RESUMEN CAPITULO 6 LIBRO GUIA 𝜇ELECTRONICA

Brayan Andres Pinilla Raba Edwin Santiago Buitrago Porras

Facultad de Ingeniería Facultad de Ingeniería
Programa de Ingeniería Electrónica Programa de Ingeniería Electrónica
Tunja, Boyacá- Colombia Tunja, Boyacá- Colombia
brayan.pinilla@uptc.edu.co edwin.buitrago03@uptc.edu.co

La lógica binaria, que requiere solo dos estados discretos para su funcionamiento, el nivel de
voltaje más alto corresponderá a un 1 lógico y el nivel de voltaje más bajo corresponderá a
un 0 lógico.
El símbolo lógico y la característica de transferencia de voltaje (VTC) para un inversor ideal
se dan en la Figura.

Las fuentes de alimentación positivas y negativas, que se muestran explícitamente como V+

y V−, respectivamente, no son incluidas en la mayoría de los diagramas lógicos. Para voltajes
de entrada VI por debajo del voltaje de referencia VREF, la salida Vo estará en el nivel lógico
alto en la salida de compuerta VH. A medida que aumenta el voltaje de entrada y excede
VREF, el voltaje de salida cambia abruptamente al nivel lógico bajo en la salida de compuerta
VL. Los voltajes de salida correspondientes a VH y VL generalmente caen entre los voltajes
de suministro V + y V− pero pueden no ser iguales a ninguno de los dos voltajes. Los niveles
reales dependen de la familia lógica individual y el voltaje de referencia VREF de está
determinado por los circuitos internos de la compuerta.
En la mayoría de los diseños digitales, el voltaje de la fuente de alimentación está
predeterminado por limitaciones tecnológicas o por criterios de suministro de energía a nivel
del sistema. Debido a limitaciones de disipación de energía, eliminación de calor y voltaje
de ruptura de la tecnología avanzada, muchos circuitos integrados ahora operan con voltajes
de suministro de 1.8 a 3.3 V y muchos sistemas de baja potencia deben diseñarse para operar
con voltajes tan bajos. Como 1.0 a 1.5 V.

Ahora, veamos las implementaciones electrónicas del inversor en la figura 6.2.

Conceptualmente, el circuito inversor básico consta de una resistencia de carga y un
interruptor controlado por el voltaje de entrada VI, como se indica en la figura 6.2 (b).
Cuando está cerrado, el interruptor fuerza Vo a VL y cuando está abierto, la resistencia
establece la salida a VH. En la figura 6.2 (b), por ejemplo, VL = 0 V y VH = V +.
El interruptor controlado por voltaje puede realizarse mediante el transistor MOS de la figura
6.2 (c) o el transistor bipolar de la figura 6.2 (d). Los transistores MS y QS cambian entre
dos estados: no conductor o "apagado" y conductor o "encendido". La resistencia de carga R
establece el voltaje de salida en VH = V + cuando el transistor de conmutación MS o QS está
apagado. Si el voltaje de entrada excede el voltaje umbral de MS o el voltaje de encendido
de la unión base-emisor de QS, los transistores conducen una corriente que hace que el voltaje
de salida caiga a VL. Cuando los transistores se utilizan como interruptores, como en las
Figs. 6.2 (c) y (d), VL = 0 V.
En un circuito inversor real, la transición entre VH y VL no ocurre de la manera abrupta
indicada en la Fig. 6.1, sino que es más gradual, como lo indica la característica de
transferencia más realista que se muestra en la Fig. 6.3 (a).
Cuando la entrada VI está por debajo del VI L (nivel lógico bajo), la salida se define para
estar en el estado de salida alta. A medida que aumenta el voltaje de entrada, el voltaje de
salida cae hasta que alcanza la salida baja, cuando VI excede el voltaje del VIH (nivel lógico
alto). Los voltajes de entrada VI L y VI H están definidos por los puntos en los que la
pendiente de la característica de transferencia de voltaje es igual a -1.
Los voltajes por debajo de VI L se reconocen como 0 lógicos en la entrada y los voltajes por
encima de VI H se reconocen como 1 lógicos en la entrada. Los voltajes correspondientes a
la región entre VI L y VI H no representan niveles de entrada lógica válidos y generan
voltajes de salida lógicamente indeterminados. Los voltajes etiquetados como VOL y VOH
representan los voltajes de salida en los puntos de pendiente -1 y corresponden a los niveles
de entrada de VI H y VI L, respectivamente.
Teniendo en cuenta las siguientes convenciones:
VL La tensión nominal correspondiente a un estado lógico bajo en la salida de una compuerta
lógica para VI = VH Generalmente V− ≤ VL.
VH El voltaje nominal correspondiente a un estado lógico alto en la salida de una compuerta
lógica para VI = VL Generalmente VH ≤ V +.
VI L El voltaje de entrada máximo que se reconocerá como un nivel lógico de entrada bajo.
VI H El voltaje de entrada mínimo que se reconocerá como un nivel lógico de entrada alto.
VOH El voltaje de salida correspondiente a un voltaje de entrada de VI L.
VOL El voltaje de salida correspondiente a un voltaje de entrada de VI H.
En la lógica MOS, V− generalmente se tomará como 0 V, y V + será 2.5 V o 3.3 V. Los
cinco voltios se usaban comúnmente en la lógica bipolar. Sin embargo, son posibles otros
valores. Por ejemplo, la lógica de emisor acoplado ha usado V + = 0 V y V− = −5.2 V o −4.5
V y las compuertas ECL de baja potencia se han desarrollado para operar con un rango de
voltaje de suministro total de solo 2 V.

El margen de ruido en el estado alto (NMH) y el margen de ruido en el estado bajo (NML)
representan "márgenes de seguridad" que evitan que la compuerta produzca decisiones
lógicas erróneas en presencia de fuentes de ruido.
La Figura 6.4 muestra varios inversores interconectados e ilustra por qué el margen de ruido
es importante. Las interconexiones de señal y potencia en una placa de circuito impreso o
circuito integrado, regularmente tomados como cables de resistencia cero, en realidad
consisten en redes RLC distribuidas. A medida que las señales lógicas se propagan de una
compuerta lógica a la siguiente, sus características se degradan por la resistencia, inductancia
y capacitancia de las interconexiones (R, L, C). Las señales de conmutación rápida pueden
inducir tensiones y corrientes transitorias directamente en líneas de señales cercanas a través
del acoplamiento capacitivo e inductivo indicado por Cc y M. En un entorno de RF, las
interconexiones pueden incluso actuar como pequeñas antenas que pueden acoplar señales
extrañas adicionales en el circuito lógico.

Los márgenes de ruido también absorben las variaciones de parámetros que ocurren entre
compuertas lógicas individuales. Durante la fabricación, habrá variaciones inevitables en los
parámetros del dispositivo y del circuito, y se producirán variaciones en los voltajes de la
fuente de alimentación y la temperatura de funcionamiento durante la aplicación de los
circuitos lógicos. Normalmente, el fabricante de la lógica especifica los valores del peor caso
para VH, VL, VI L, VOL, VI H y VOH. En nuestro análisis, sin embargo, generalmente nos
limitaremos a encontrar valores nominales de estos voltajes.
Hay varias formas diferentes de definir el margen de ruido de una compuerta lógica.
Usaremos una definición basada en los voltajes de entrada y salida en los puntos de pendiente
-1 en la característica de transferencia de voltaje del inversor, como se identifica en la Fig.
6.3:
NML El margen de ruido asociado con un nivel de entrada bajo se define por
𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 (6.1)
NMH El margen de ruido asociado con un nivel de entrada alto se define por
𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻 (6.2)
Los márgenes de ruido representan los voltajes necesarios para alterar los niveles lógicos en
una cadena larga de inversores, o en los elementos de almacenamiento flip-flop acoplados en
cruz. Las definiciones en las Ecuaciones. (6.1) y (6.2) se pueden mostrar para maximizar la
suma de los dos márgenes de ruido.
A medida que exploramos el diseño de compuertas lógicas, debemos tener en cuenta una
serie de objetivos.
1. En la figura 6.1, vemos que la compuerta lógica ideal es un dispositivo altamente no
lineal que intenta cuantificar la señal de entrada en dos niveles de salida discretos y
los márgenes de ruido generalmente deben ser lo más grandes posible.
2. Las compuertas lógicas deben ser de naturaleza unidireccional. La entrada debe
controlar la salida para producir una función lógica bien definida. Los cambios de
voltaje en la salida de una compuerta no deberían afectar el lado de entrada del
circuito.
3. Los niveles lógicos deben regenerarse a medida que la señal pasa a través de la
compuerta. En otras palabras, los niveles de voltaje en la salida de una compuerta
deben ser compatibles con los niveles de voltaje de entrada de las mismas o similares
compuertas lógicas.
4. La salida de una compuerta también debe poder controlar las entradas de más de una
compuerta. El número de entradas que pueden ser controladas por la salida de una
compuerta lógica se llama capacidad de distribución de esa compuerta. El término
entrada de ventilador se refiere al número de señales de entrada que se pueden aplicar
a la entrada de una compuerta.
5. En la mayoría de las situaciones de diseño, la compuerta lógica debe consumir la
menor cantidad de energía que sea necesaria para cumplir con los requisitos de
velocidad del diseño.
6.3 RESPUESTA DINÁMICA DE LAS COMPUERTAS LÓGICAS
En el entorno actual se está familiarizado con el aumento significativo en el rendimiento
lógico, ya que nos bombardean con la comercialización de los últimos microprocesadores en
términos de sus frecuencias de reloj, 1 GHz, 2 GHz, 3 GHz, etc. La frecuencia de reloj de un
procesador viene determinada por el rendimiento dinámico de los circuitos lógicos
individuales. El rendimiento en el dominio del tiempo de una familia lógica se proyecta en
términos de su retardo de propagación promedio, tiempo de subida y tiempo de caída.
Las señales de entrada y salida cambian entre los dos niveles lógicos estáticos VL y VH.
Debido a las capacitancias en los circuitos, las formas de onda presentan tiempos de subida
y bajada distintos de cero, y se producen retrasos de propagación entre los tiempos de
conmutación de las formas de onda de entrada y salida.

El tiempo de subida tr para una señal dada se define como el tiempo necesario para que la
señal haga la transición desde el "punto del 10%" al "punto del 90%" en la forma de onda,
como se indica en la Fig. 6.5, mientras que el tiempo de caída tf se define como el tiempo
necesario para que la señal haga la transición entre el punto del 90% y el punto del 10%en la
forma de onda. Los voltajes correspondientes a los puntos del 10%y del 90% se definen en
términos de VL y VH y la oscilación lógica ∆V, Donde ∆V = VH – VL.
El retardo de propagación se mide como la diferencia de tiempo entre las señales de entrada
y salida que alcanzan los "puntos del 50%" en sus respectivas transiciones. El punto del 50
por ciento es el nivel de voltaje correspondiente a la mitad de la transición total entre VH y
VL:
𝑉𝐻 + 𝑉𝐿
𝑉50% = (6.4)
2
El retardo de propagación en la transición de salida de alta a baja es τPHL y el de la transición
de baja a alta es τPLH. En el caso general, estos dos retardos no serán iguales, y el retardo de
propagación medio τP está definido por
τPLH + τPHL
τP = (6.5)
2

El rendimiento general de una familia lógica está determinado en última instancia por la
cantidad de energía necesaria para cambiar el estado del circuito lógico. La métrica
tradicional para comparar varias familias lógicas es el producto de retardo de potencia, que
nos dice la cantidad de energía que se requiere para realizar una operación lógica básica.
La figura 6.6 muestra el comportamiento del retardo de propagación promedio de una
compuerta lógica general frente a la potencia promedio suministrada a la compuerta. La
energía consumida por una compuerta se puede cambiar aumentando o disminuyendo los
tamaños de los transistores y resistencias en la compuerta o cambiando el voltaje de la fuente
de alimentación. A niveles de baja potencia, el retardo de la compuerta está dominado por la
capacitancia del cableado entre compuertas, y el retardo disminuye a medida que aumenta la
potencia. A medida que el tamaño y la potencia del dispositivo aumentan aún más, el retardo
del circuito se ve limitado por la velocidad inherente de los dispositivos de conmutación
electrónicos, y el retardo se vuelve independiente de la potencia. En la tecnología de lógica
bipolar, las propiedades de los transistores comienzan a degradarse a niveles de potencia aún
más altos, y el retraso en realidad puede empeorar a medida que aumenta la potencia, como
se indica en la figura 6.6.
En la región de baja potencia, el retardo de propagación disminuye en proporción directa al
aumento de potencia. Este comportamiento corresponde a una región de producto de retardo
de potencia constante (PDP),
𝑃𝐷𝑃 = 𝑃𝜏𝑃 (6.6)
En el que P es la potencia media disipada por la compuerta lógica. El PDP representa la
energía (julios) necesaria para realizar una operación lógica básica.
Las primeras familias lógicas tenían productos de retardo de potencia de 10 a 100 pJ(1 pJ =
10−12 J), mientras que muchas de las familias lógicas de IC actuales ahora tienen PDP en el
rango de 10 a 100 fJ (1 FJ = 10−15 J). Se ha estimado que la energía mínima requerida para
diferenciar de manera confiable dos estados lógicos es del orden de (ln 2) kT, que es
aproximadamente 4 × 10−20 𝐽 a temperatura ambiente.

La discusión comienza investigando el diseño del inversor MOS para obtener una
comprensión de su característica de transferencia de voltaje y márgenes de ruido. Se
consideran los inversores con cuatro configuraciones de carga NMOS diferentes: la carga de
resistencia, la carga saturada, la carga lineal y los circuitos de carga en modo de agotamiento.
Además, el pseudo NMOS es una extensión moderna de la lógica NMOS clásica que utiliza
un transistor PMOS como dispositivo de carga. Las compuertas lógicas NOR, NAND y más
complejas se pueden diseñar fácilmente como simples extensiones de los diseños de
inversores de referencia. Posteriormente, se analizan el tiempo de subida, el tiempo de bajada
y los retardos de propagación de las compuertas.
La corriente de drenaje del dispositivo MOS depende de su voltaje de compuerta-fuente vGS,
voltaje de drenaje-fuente vDS y voltaje de fuente a granel vSB, y de los parámetros del
dispositivo, que incluyen el parámetro de transconductancia K’n, voltaje umbral VTN y
ancho. La longitud o relación W / L. El voltaje de la fuente de alimentación restringe el rango
de vGS y vDS, y la tecnología establece los valores de K’n y VTN. Por lo tanto, el trabajo
del diseñador de circuitos es elegir la topología del circuito y las relaciones W / L de los
transistores MOS para lograr la función lógica deseada.
En la mayoría de las situaciones de diseño lógico, el voltaje de la fuente de alimentación está
predeterminado por restricciones de confiabilidad de la tecnología o criterios a nivel del
sistema.
Comenzamos nuestro estudio del diseño de circuitos lógicos MOS considerando el diseño
detallado del inversor NMOS con la carga de resistencia. Aunque rara vez usaremos este
circuito exacto, proporciona una buena base para comprender el funcionamiento de la lógica
básica. En los circuitos lógicos integrados, la resistencia de carga ocupa demasiada área de
silicio y es reemplazada por un segundo transistor MOS. Los “dispositivos de carga” NMOS
se pueden conectar en tres configuraciones diferentes llamadas carga saturada, carga lineal y
circuitos de carga en modo de agotamiento, mientras que el pseudo NMOS usa un dispositivo
de carga PMOS.

6.5.1 INVERSOR NMOS CON CARGA RESISTIVA

Los sistemas digitales complejos pueden constar de millones de compuertas lógicas, y es útil
recordar que cada compuerta lógica individual generalmente está interconectada en una red
más grande. La salida de una compuerta lógica impulsa la entrada de otra compuerta lógica,
Por lo tanto, una compuerta tiene vO = VH cuando se aplica un voltaje de entrada vI = VL a
su entrada, y viceversa.
El circuito inversor básico que se muestra en la figura 6.11 consta de un dispositivo de
conmutación NMOS MS diseñado para forzar vO a VL y un elemento de carga de resistencia
para "tirar" de la salida hacia la fuente de alimentación VDD. El transistor NMOS está
diseñado para cambiar entre la región del triodo para vI = VH y el estado de corte para vI =
VL. El diseñador del circuito debe elegir los valores de la resistencia de carga R y la relación
W / L del transistor de conmutación MS para que el inversor cumpla con un conjunto de
especificaciones de diseño. En este caso, estas dos variables de diseño nos permiten elegir el
nivel VL y establecer la disipación de potencia total de la compuerta lógica.
Exploremos el funcionamiento del inversor considerando los requisitos para el diseño de
dicha compuerta lógica. Al escribir una ecuación para el voltaje de salida del circuito de la
figura 6.11, encontramos
𝑣𝑂 = 𝑣𝐷𝑆 = 𝑉𝐷𝐷 − 𝑖𝐷 𝑅 (6.8)
Cuando el voltaje de entrada está en un estado bajo, vI = VL, MS debe cortarse con iD = 0,
de modo que
𝑣𝑂 = 𝑉𝐷𝐷 = 𝑉𝐻 (6.9)
Por lo tanto, en este circuito lógico en particular, el valor de VH se establece mediante el
voltaje de la fuente de alimentación VDD = 2.5 V.

Para asegurar que el transistor MS se corta cuando la entrada es igual a VL, como en la figura
6.12 (a), el voltaje de fuente de compuerta de MS (vGS = VL) debe ser menor que su voltaje
umbral VT N. Para VTN = 0,6 V, un punto de diseño normal sería que VL esté en el rango
de 25% a 50% de VTN o de 0,15 a 0,30 V para garantizar márgenes de ruido adecuados.
Supongamos un valor de diseño de VL = 0,20 V.
Nota
Para asegurar que el transistor de conmutación MS se corta cuando la entrada está en el estado
de lógica baja, VL está diseñado para ser del 25 al 50% del voltaje umbral del conmutador
MS.
6.5.2 DISEÑO DE LA RELACIÓN W / L DE MS
El valor de W / L necesario para establecer VL = 0,20 V se puede calcular si conocemos los
parámetros del dispositivo MOS. Por ahora, se utilizarán los valores VTN = 0,6 V y K’n =
100 × 10−6 A / V^2. Además, necesitamos conocer un valor para la corriente de operación
deseada del inversor. La corriente está determinada por la disipación de potencia permitida
de la compuerta NMOS cuando vO = VL. Usando P = 0.20 mW, 3 la corriente en la
compuerta se puede encontrar a partir de
𝑃 = 𝑉𝐷𝐷 × 𝐼𝐷𝐷
Por nuestro circuito:
0.20 × 10 − 3 = 2.5 × 𝐼𝐷𝐷 𝑜𝑟 𝐼𝐷𝐷 = 80μ 𝐴
Ahora podemos determinar el valor de la relación W / L del dispositivo de conmutación
NMOS a partir de la expresión de la corriente de drenaje del MOS utilizando las condiciones
del circuito de la figura 6.12 (b). En este caso, la entrada se establece en VH = 2,5 V, y la
salida del inversor debe estar en VL. La expresión para la corriente de drenaje en la región
del triodo del dispositivo se usa porque vGS −VT N = 2.5 V − 0.6 V = 1.9 V, y vDS = VL =
0.20 V, lo que produce vDS <vGS - VTN.
𝑊
𝑖𝐷 = 𝑘𝑛′ ( ) (𝑉𝐺𝑆 − 𝑉𝑇𝑁 − 0.5𝑉𝐷𝑆 )𝑉𝐷𝑆 (6.10)
𝐿 𝑆
Or
𝐴 𝑊
8 ∗ 10−5 𝐴 = (100 ∗ 10−6 ) ( ) (2.5𝑉 − 0.6𝑉 − 0.10𝑉)(0.20𝑉)
𝑉2 𝐿 𝑆
Resolviendo la ecuación. (6.10) para (W / L) S da (W / L) S = 2.22 / 1.

6.5.3 DISEÑO DE RESISTENCIA DE CARGA

El valor de la resistencia de carga R se elige para limitar la corriente cuando vO = VL y se
encuentra a partir de
 𝑉𝐷𝐷 − 𝑉𝐿 (2.5 − 0.20)𝑉
𝑅= = = 28.8𝐾Ω
𝐼𝐷𝐷 8 ∗ 10−5 𝐴
Estos valores de diseño se muestran en el circuito de la figura 6.12 (b).
6.5.4 VISUALIZACIÓN DE LA LÍNEA DE CARGA
Una forma importante de visualizar el funcionamiento del inversor es dibujar la línea de carga
en las características de salida del transistor MOS como en la figura 6.13. La ecuación (6.8),
repetida aquí, representa la ecuación para la línea de carga:
𝑣𝐷𝑆 = 𝑉𝐷𝐷 − 𝑖𝐷 𝑅
Cuando el transistor está cortado, iD = 0 y vDS = VDD = 2.5 V, y cuando el transistor está
encendido, el MOSFET está operando en la región del triodo, con vGS = VH = 2.5 V y vDS
= vO = VL = 0.20 V El MOSFET cambia entre los dos puntos operativos en la línea de carga,
como lo indican los círculos en la Fig. 6.13. En el extremo derecho de la línea de carga, el
MOSFET está cortado. En el punto Q cerca del extremo izquierdo de la línea de carga, el
MOSFET representa una resistencia relativamente baja y la corriente está determinada
principalmente por la resistencia de carga.

6.5.5 ON-RESISTENCIA DEL DISPOSITIVO DE CONMUTACIÓN

Cuando la salida de la compuerta lógica está en el estado bajo, el voltaje de salida también
se puede calcular a partir de un divisor de voltaje resistivo formado por la resistencia de carga
R y la resistencia de encendido Ron del MOSFET, como en la figura 6.14.

𝑅𝑜𝑛 1
𝑉𝐿 = 𝑉𝐷𝐷 ( ) = 𝑉𝐷𝐷 ( ) (6.12)
𝑅𝑜𝑛 + 𝑅 𝑅
1+𝑅
𝑜𝑛
Cuando
𝑉𝐷𝑆 1
𝑅𝑜𝑛 = = (6.13)
𝐼𝐷 ′ 𝑊 𝑉𝐷𝑆
𝐾𝑛 𝐿 (𝑉𝐺𝑆 − 𝑉𝑇𝑁 − 2 )
Ron debe ser mucho más pequeño que R para que VL sea pequeño. Es importante reconocer
que Ron representa una resistencia no lineal porque el valor de Ron depende de vDS, el
voltaje a través de los terminales de la resistencia. Todas las compuertas NMOS que
estudiamos en este capítulo demuestran "lógica relacionada" por tanto Ron <<R.

6.5.7 CALCULO DE VIL Y VOH

Nuestro análisis comienza con la expresión de la línea de carga:
𝑉𝑂 = 𝑉𝐷𝐷 − 𝑖𝐷 𝑅 (6.14)
Con referencia a la figura 6.15 con vI = VI L, vGS es pequeño y vDS es grande, por lo que
esperamos que el MOSFET esté operando en saturación, con la corriente de drenaje dada
por:
𝐾𝑛 𝑊
𝑖𝐷 = ( ) (𝑉𝐺𝑆 − 𝑉𝑇 𝑁)2 𝑤ℎ𝑒𝑟𝑒 𝐾𝑛 = 𝐾’𝑛 ( ) 𝑎𝑛𝑑 𝑉𝐺𝑆 = 𝑉𝐼
2 𝐿
Sustituyendo esta expresión por iD en la ecuación de línea de carga. (6,14),
𝐾𝑛
𝑉𝑂 = 𝑉𝐷𝐷 – (𝑉 − 𝑉𝑇 𝑁)2 𝑅 (6.15)
2 𝐼
y tomar la derivada de vO con respecto a vI da como resultado
𝑑𝑣𝑂
= −𝐾𝑛 (𝑉𝐼 − 𝑉𝑇 𝑁)𝑅 (6.16)
𝑑𝑣𝐼
Establecer esta derivada igual a -1 para vI = VI L produce
1 1
𝑉𝐼𝐿 = 𝑉𝑇𝑁 + 𝑤𝑖𝑡ℎ 𝑉𝑂𝐻 = 𝑉𝐷𝐷 – (6.17)
𝐾𝑛 𝑅 2𝐾𝑛 𝑅
Vemos que el valor de VIL es ligeramente mayor que VTN, ya que la entrada debe exceder
VTN para que MS comience la conducción y VOH es ligeramente menor que VDD. Los
términos 1 / Kn R representan la relación entre el parámetro de transconductancia del
transistor y el valor de la resistencia de carga. A medida que Kn aumenta para un valor dado
de R, VIL disminuye y VOH aumenta.
6.5.8 CÁLCULO DE VIH Y VOL
Para vI = VI H, vGS es grande y vDS es pequeño, por lo que ahora esperamos que el
MOSFET esté operando en la región del triodo con la corriente de drenaje dada por iD = Kn
[vGS - VT N - (vDS/2)] vDS. Sustituyendo esta expresión por iD en la ecuación. (6.14) y
darse cuenta de que vO = vDS produce
Resolviendo para vO y luego estableciendo dvO / dvI = −1 para vI = VI H produce

Combinando los resultados de las Ecs. (6.17) y (6.19) producen expresiones para los
márgenes de ruido:

El producto Kn R compara la capacidad de excitación del MOSFET con la resistencia de la

resistencia de carga, y los márgenes de ruido aumentan a medida que aumenta Kn R para
valores típicos de Kn R mayores que dos.
6.5.9 PROBLEMAS DE LA RESISTENCIA DE CARGA
Para explorar más el problema de la resistencia de carga, considere el bloque rectangular de
material semiconductor de la figura 6.16 con una resistencia dada por
𝜌𝐿
𝑅 = (6.21)
𝑡𝑊
Donde ρ = resistividad y L, W, t son la longitud, el ancho y el espesor de la resistencia,
respectivamente. En un circuito integrado, una resistencia podría fabricarse típicamente con
un espesor de 1 𝜇 m en una región de silicio con una resistividad de 0,001 Ω· cm. Para estos
parámetros, la resistencia de carga de 28,8 Ωk de la sección anterior requeriría que la relación
L / W sea

Si el ancho de la resistencia W se hiciera con un ancho de línea mínimo de 1 μ m, que

llamaremos tamaño de característica mínimo F, entonces la longitud L sería 2880 μ m, y el
área sería 2880 μ m^2.

Por tanto, la resistencia de carga consumiría más de 1000 veces el área del transistor de
conmutación MS. Esto simplemente no es una utilización aceptable del área en el diseño de
circuitos integrados. La solución a este problema es reemplazar la resistencia de carga con
un transistor.

6.6 ALTERNATIVAS DEL TRANSISTOR A LA RESISTENCIA DE CARGA

En la figura 6.17 se muestran seis alternativas diferentes para reemplazar la resistencia de

carga con un MOSFET de tres terminales. Cuando reemplazamos la resistencia de carga con
un transistor, estamos reemplazando la resistencia de dos terminales con un MOSFET de tres
terminales y debemos decidir dónde conectar los terminales adicionales. La corriente en el
transistor NMOS va del drenaje a la fuente, por lo que estos terminales se conectan a los
terminales donde se eliminó la resistencia. Sin embargo, existen varias posibilidades para el
terminal de compuerta como se indica en la figura.
Una posibilidad es conectar la compuerta a la fuente como en la figura 6.17 (a). Sin embargo,
para este caso vGS = 0 y MOSFET ML no será conductor, asumiendo que es un dispositivo
en modo de mejora con VT N> 0. Existe un problema similar si la compuerta está conectada
a tierra como en la figura 6.17 (b). Aquí nuevamente, la conexión fuerza a vGS ≤ 0 y el
dispositivo de carga siempre está apagado. Ninguna de estas dos alternativas funciona porque
un dispositivo NMOS en modo de mejora nunca puede conducir corriente en estas
condiciones.

6.6.1 EL INVERSOR DE CARGA SATURADA NMOS

La primera alternativa de circuito viable, utilizada en el diseño lógico NMOS (y
anteriormente en PMOS), aparece en la figura 6.17 (c). Aquí vDS = vGS, y dado que la
conexión obliga al transistor de carga en modo de mejora a operar siempre en la región de
saturación y nos referimos a este circuito como el inversor de carga saturada.
La figura 6.18 (a) muestra el diagrama de circuito real para el inversor de carga saturada, y
la figura 6.18 (b) muestra la sección transversal de la implementación del inversor en forma
de circuito integrado. Aquí vemos un aspecto muy importante de la estructura. El sustrato es
común a ambos transistores; por lo tanto, el voltaje del sustrato debe ser el mismo para MS
y ML en el inversor, y el terminal de sustrato de ML no puede conectarse a su fuente como
se indicó originalmente en la figura 6.17 (c). Este terminal de sustrato adicional se conecta
más comúnmente a tierra (0 V). Para un voltaje de sustrato de 0 V, vSB para el dispositivo
de conmutación es siempre cero, pero vSB para el dispositivo de carga ML cambia a medida
que cambia vO. De hecho, vSB = vO, como se indica en la figura 6.18 (a). Los voltajes de
umbral de los transistores MS y ML ya no serán los mismos, e indicaremos los diferentes
valores por VT NS y VT NL, respectivamente.
Para el diseño del inversor de carga saturada utilizamos las mismas condiciones de circuito
que se utilizaron para el caso de la carga resistiva (IDD = 80 A con VDD = 2,5 V y VL =
0,20 V). Primero elegimos la relación W / L de ML para limitar la corriente de operación y
la potencia en el inversor. Debido a que ML se ve obligado a operar en saturación por la
conexión del circuito, su corriente de drenaje está dada por

Para las condiciones del circuito de la figura 6.19, el dispositivo de carga ML tiene vGS =
2.30 V cuando vO = 0.20 V.
Antes de que podamos calcular W / L, debemos encontrar el valor del voltaje umbral VTNL,
que está determinado por la relación del efecto corporal

Donde:
VTO = valor de polarización cero de VTN (V)
γ = parámetro de efecto corporal (√V)
2φF = parámetro de potencial de superficie (V)
Usamos el conjunto de parámetros del dispositivo que se da en la Tabla 6.5. Para el transistor
de carga, tenemos vSB = vS - vB = 0.20 V - 0 V = 0.20 V, y

𝑉𝑇 𝑁𝐿 = 0.6 + 0.5√0.20 + 0.6 − √0.6 = 0.660 𝑉

Ahora, podemos encontrar la relación W / L para el transistor de carga:

Tenga en cuenta que la longitud de este dispositivo de carga es mayor que su ancho. En la
mayoría de los diseños de circuitos integrados digitales, una de las dos dimensiones se hará
lo más pequeña posible correspondiente al tamaño mínimo de la característica en una
dirección. La relación W / L generalmente se escribe con el número más pequeño
normalizado a la unidad. Para L = 1 um, el área de la compuerta de ML es ahora de solo 1,68
um^2, que es comparable al área de MS.
Cálculo de VH
Desafortunadamente, el uso del dispositivo de carga saturada tiene un efecto perjudicial sobre
otras características de la compuerta lógica. El valor de VH ya no será igual a VDD. lo que
ocurre cuando vGS = VT N:
𝑉𝐺𝑆 = 𝑉𝐷𝐷 − 𝑉𝐻 = 𝑉𝑇𝑁 𝑜𝑟 𝑉𝐻 = 𝑉𝐷𝐷 − 𝑉𝑇𝑁 (6.25)
Por lo tanto, para el inversor de carga saturada NMOS, la tensión de salida alcanza un valor
máximo igual a una caída de tensión de umbral por debajo de la tensión de alimentación
VDD. Sin efecto de cuerpo, el voltaje de salida en la figura 6.20 alcanzaría VH = 2.5−0.6 =
1.9 V, lo que representa una degradación sustancial en VH en comparación con el inversor
de carga resistiva con VH = 2.5 V.
Sin embargo, el efecto corporal empeora aún más la situación. A medida que el voltaje de
salida aumenta hacia VH, vSB aumenta, el voltaje umbral aumenta por encima de VTO y el
valor de estado estable de VH se degrada aún más. Cuando vO alcanza VH, vSB = VH:

Usando la ecuación. (6.26) con los parámetros de la tabla 6.5 y VDD = 2.5 V, podemos
resolver para VH, lo que produce la siguiente ecuación:

Podemos encontrar el valor de VH usando el solucionador en nuestra calculadora o

reordenando esta ecuación en una ecuación cuadrática. Cualquiera de los métodos produce
VH = 1,55 V o VH = 3,27 V. En este circuito, el valor de estado estable de VH no puede
exceder el voltaje de la fuente de alimentación VDD (en realidad no puede exceder VDD
−VT NL), por lo que la respuesta debe ser VH = 1,55 V.

Y
𝑉𝐻 = 𝑉𝐷𝐷 − 𝑉𝑇𝑁𝐿 = 2.5 − 0.95 = 1.55 𝑉
Que verifica con el cálculo anterior de VH.
Cálculo de (W / L) S
Ahora estamos en condiciones de completar el diseño del inversor calculando W / L para el
transistor de conmutación. Las condiciones de polarización para vO = VL aparecen en la
figura 6.20 (c) en la que la corriente de drenaje de MS debe ser igual al valor de diseño de 80
uA. Para VGS = 1,55 V, VDS = 0,20 V y VT NS = 0,6 V, el transistor de conmutación está
funcionando en la región del triodo. Por lo tanto,

El diseño final del inversor aparece en la figura 6.21 en la que (W / L) S = 4.71 / 1 y (W / L)

L=1/1.68. Tenga en cuenta que el tamaño de MS ha aumentado debido a la reducción del
valor de

La Figura 6.21 muestra los resultados de la simulación SPICE de la función de transferencia

de voltaje para el diseño final. Para valores bajos de voltaje de entrada, la salida es constante
a 1,55 V.A medida que aumenta el voltaje de entrada, la pendiente de la función de
transferencia cambia abruptamente en el punto en el que el transistor de conmutación
comienza a conducir cuando el voltaje de entrada excede el voltaje umbral de MS . A medida
que el voltaje de entrada continúa aumentando, el voltaje de salida disminuye rápidamente y
finalmente alcanza el valor de diseño de 0,20 V para una entrada de 1,55 V.
NOTA DE DISEÑO
ESTRATEGIA DE DISEÑO DE INVERSORES LÓGICOS ESTÁTICOS
1. Dados los valores de diseño de VDD, VL y nivel de potencia, encuentre IDD de VDD y
la potencia.
2. Calcule el valor de la resistencia de carga o (W / L) L para el transistor de carga según los
valores de diseño de VL e IDD.
3. Suponga que el transistor de conmutación MS está desactivado y encuentre el nivel de
voltaje de salida alto VH.
4. Aplique VH a la entrada del inversor y calcule (W / L) S del transistor de conmutación
según los valores de diseño de VL e IDD.
5. Verifique los supuestos de la región operativa para MS y ML para vO = VL.
6. Verifique el diseño general con la simulación SPICE.
Análisis de margen de ruido
El análisis detallado de los márgenes de ruido para los inversores de carga saturada que
operan con voltajes de suministro de energía bajos es muy tedioso y da como resultado
expresiones que arrojan poca información adicional sobre el comportamiento del inversor.
Así que aquí exploramos los valores de VI L, VOH, VI H y VOL basados en los resultados
de la simulación SPICE presentados en la figura 6.21. Recuerde que estos voltajes están
definidos por los puntos en la característica de transferencia de voltaje en los que la pendiente
es -1. Al observar la figura 6.21, vemos que la pendiente del VTC cambia abruptamente en
el punto donde MS apenas comienza a conducir. Esto ocurre para vI = VTN y define VIL y
VOH. Por lo tanto, VI L = VT NS = 0.6 V y VOH = VH = 1.55 V. Los valores de VIH y
VOL se encuentran en el gráfico en el segundo punto donde la pendiente es -1. Al leer los
valores del gráfico, se obtiene VIH ∼ = 1.12 V y VOL∼ = 0.38 V^5
Los márgenes de ruido para este inversor de carga saturada son
𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻 = 1.55 − 1.12 = 0.33 𝑉
𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 = 0.60 − 0.38 = 0.22 𝑉
Comparemos estos valores con los del inversor de carga resistiva (NMH = 0.96 V, NML =
0.25 V). La reducción de VH causada por el dispositivo de carga saturada ha reducido
significativamente el valor de NMH, mientras que el valor de NML es muy similar ya que
MS ha sido diseñado para mantener el mismo valor de VL.
6.6.2 INVERSOR NMOS CON DISPOSITIVO DE CARGA LINEAL
La figura 6.17 (d) proporciona una segunda opción viable para el transistor de carga ML. En
este caso, la compuerta del transistor de carga está conectada a un voltaje separado VGG
como en la figura 6.22 (a). VGG normalmente se elige para que sea al menos un voltaje de
umbral mayor que el voltaje de suministro VDD:
𝑉𝐺𝐺 ≥ 𝑉𝐷𝐷 + 𝑉𝑇𝑁𝐿
Para este valor de VGG, la tensión de salida en el estado de salida alta VH es igual a VDD
ya que iD = 0 para vDS = 0 y vDS = VDD - VH.
La región de funcionamiento de ML en la figura 6.22 se puede encontrar comparando VGS
- VT NL con VDS. Para el dispositivo de carga con su salida en vO y VGG ≥ VDD + VT
NL:
𝑉𝐺𝑆 − 𝑉𝑇𝑁𝐿 = 𝑉𝐺𝐺 − 𝑉𝑂 − 𝑉𝑇𝑁𝐿
≥ 𝑉𝐷𝐷 + 𝑉𝑇𝑁𝐿 − 𝑉𝑂 − 𝑉𝑇𝑁𝐿
≥ 𝑉𝐷𝐷 − 𝑉𝑂
Entonces vGS - VT NL ≥ VDD −vO, pero vDS = VDD −vO, lo que demuestra que el
dispositivo de carga siempre opera en la región del triodo (lineal).
Las relaciones W / L para MS y ML se pueden calcular utilizando métodos similares a los de
las secciones anteriores; los resultados se muestran en la figura 6.22. Debido a que VH ahora
es igual a VDD = 2.5 V, MS es nuevamente 2.22 / 1. Sin embargo, para vO = VL, vGS de
ML es grande y (W / L) L debe establecerse en (1 / 5.72) para limitar la corriente al nivel
deseado.

6.6.3 INVERSOR NMOS CON CARGA EN MODO DE AGOTAMIENTO

La topología del circuito para el inversor NMOS con un dispositivo de carga en modo de
agotamiento se muestra en la figura 6.23 (a). Debido a que el voltaje de umbral del dispositivo
en modo de agotamiento NMOS es negativo, existe un canal incluso para vGS = 0 y el
dispositivo de carga conduce corriente hasta que su voltaje de fuente de drenaje se vuelve
cero. Cuando el dispositivo de conmutación MS está apagado (vI = VL), la tensión de salida
aumenta hasta su valor final de VH = VDD.
Para vI = VH, la salida es baja en vO = VL. En este estado, la corriente está limitada por el
dispositivo de carga en modo de agotamiento y normalmente está diseñado para operar en la
región de saturación, requiriendo:
𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇𝑁𝐿 = 0 − 𝑉𝑇𝑁𝐿 𝑜𝑟 𝑉𝐷𝑆 ≥ −𝑉𝑇𝑁𝐿
Diseño de las relaciones W / L de ML
Como ejemplo de diseño de inversor, si asumimos VDD = 2.5 V, VL = 0.20 V y VT NL =
−1 V, entonces el voltaje de la fuente de drenaje para el dispositivo de carga con vO = VL es
VDS = 2.30V, que es mayor que −VTNL = 1 V, y el MOSFET opera en la región de
saturación. La corriente de drenaje del dispositivo de carga en modo de agotamiento que
opera en la región de saturación con VGS = 0 viene dada por:
Al igual que en el caso del inversor de carga saturada, el efecto del cuerpo debe tenerse en
cuenta en el MOSFET en modo de agotamiento, y debemos calcular VT NL antes de que (W
/ L) L se pueda determinar correctamente. Para los dispositivos en modo de agotamiento,
usamos los parámetros de la Tabla 6.5, y

Usando nuestra corriente de diseño anterior de 80 uAw con K’n = 100 A / V2 y el voltaje
umbral en modo de agotamiento de −0,94 V, encontramos (W / L) L = 1,81 / 1.
Diseño de la relación W / L de MS
Cuando vI = VH = VDD, el dispositivo de conmutación una vez más tiene el voltaje de
suministro completo aplicado a su compuerta, y su relación W / L será idéntica al diseño de
la compuerta lógica NMOS con carga de resistencia: (W / L) S = 2.22 / 1. El diseño completo
del inversor de carga en modo de agotamiento aparece en la figura 6.23, y los niveles lógicos
del diseño final son VL = 0,20 V y VH = 2,5 V.
Análisis de margen de ruido
En cuanto al inversor de carga saturada, el análisis detallado de los márgenes de ruido para
los inversores de carga de agotamiento que operan con tensiones de suministro de energía
bajas es muy tedioso. Así que aquí exploramos los valores de VI L, VOH, VI H y VOL
basados en los resultados de la simulación SPICE presentados en la figura 6.23. Recuerde
que estos voltajes están definidos por los puntos en la característica de transferencia de
voltaje en los que la pendiente es -1. Al leer los valores de la figura 6.23, estimamos VI L =
0.93 V y VOH = 2.35 V, y VI H ∼ = 1.45 V y VOL ∼ = 0.50 V.
Los márgenes de ruido para este inversor de carga saturada son
𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻 = 2.35 − 1.45 = 0.90 𝑉
𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 = 0.93 − 0.50 = 0.43 𝑉
En comparación con los márgenes de ruido del inversor de carga resistiva (NMH = 0.96 V,
NML = 0.25 V), vemos que NMH es similar y NML realmente ha mejorado.
6.6.4 DISEÑO ESTÁTICO DEL INVERSOR PSEUDO NMOS
También es posible reemplazar la resistencia de carga con un transistor PMOS con su fuente
conectada a VDD, su drenaje está conectado al nodo de salida y su compuerta conectada a
tierra, como en la figura 6.24. Este circuito se conoce como pseudo NMOS ya que la
operación del circuito es muy similar a la de la lógica NMOS.
Para diseñar el circuito, usamos las mismas condiciones de circuito que se usaron para el
caso de la carga resistiva. (IDD = 80 uA, VDD = 2,5 V y VL = 0,20 V). Primero elegimos la
relación W / L del dispositivo de carga PMOS para limitar la corriente de operación en el
inversor. Luego calculamos el tamaño de MS requerido para lograr el valor especificado de
VL
Cálculo de (W / L) P y (W / L) S
Para el dispositivo PMOS de la figura 6.24, vemos que VGS = −VDD y el transistor estará
en estado conductor. Dado que VDS = 0.2 - 2.5 = −2.3 V y VGS - VT P = −2.5 - (−0.6) =
−1.9 V, el transistor estará saturado (| VDS |> | VGS - VT P | —ver la Sección 4.2).
Necesitamos encontrar el valor de W / L que establece la corriente de drenaje de PMOS en
80 uA:

Cálculo de VH y (W / L) S
Para calcular (W / L) S, necesitamos determinar el nivel de salida alto VH, ya que este es el
voltaje que se usa para impulsar el transistor de conmutación MS para lograr vO = VL. Como
se muestra en la figura 6.24 (b), el transistor de carga PMOS tiene un valor fijo de VGS =
−2.5 V. Por lo tanto, siempre estará en estado conductor. Con MS apagado, la corriente fluirá
a través del dispositivo PMOS para cargar el nodo de salida hasta que el voltaje de la fuente
de drenaje VDS del transistor colapse a cero. Por lo tanto, VH = VDD, al igual que para el
inversor con la carga de resistencia.
Ahora, las condiciones para conmutar el transistor MS con vO = VL en la figura 6.24 (a) son
VGS = VH = 2.5 V y VDS = VL = 0.20 V con iD = 80 uA. Estos son idénticos a los del
transistor de conmutación en el inversor de carga de resistencia en la Sección 6.5.2. Por lo
tanto, (W / L) S = 2.22 / 1. El diseño del inversor pseudo NMOS completo aparece en la
figura 6.25.
Análisis de margen de ruido para el inversor Pseudo NMOS
Encontremos ahora los márgenes de ruido para el pseudo inversor NMOS. Necesitamos
calcular los valores de VI L, VOL, VI H y VOH y recordar que estos voltajes están definidos
por los puntos en la característica de transferencia de voltaje en los que la pendiente dvO /
dvI = −1, como se indica en el gráfico de la Fig. 6.27.
Primero, encontremos VI L y VOH. Necesitamos encontrar una relación entre vI y vO que
podamos diferenciar. Recuerde que las corrientes de drenaje en los dispositivos de
conmutación y carga deben ser iguales en todos los puntos del VTC estático. Además, en vI
= VI L, la entrada tendrá un voltaje relativamente bajo y la salida será un voltaje
relativamente alto. Por lo tanto, suponemos que MS operará en la región de saturación y que
ML operará en la región de triodo. Configuración de iDS = iDL rendimientos
El punto de interés es ∂vO / ∂vI = −1, pero resolver el valor de vO sería bastante tedioso.
Desde que nosotros
Esperamos que las derivadas sean suaves, continuas y distintas de cero, asumiremos que ∂vO
/ ∂vI = (∂vI / ∂vO) ^ - 1 y resolveremos vI en términos de vO:

Evaluar la derivada sigue siendo bastante tedioso, por lo que aquí solo se dan los resultados:

Para el diseño de inversor de la figura 6.26 con VDD = 2.5 V, VT P = −0.6 V y KR = (2.22)
(100) / (1.11) (40) = 5, encontramos

Estos valores parecen razonables. La entrada debe exceder el voltaje umbral del transistor
NMOS antes de que comience a conducir, por lo que VI L debe ser algo mayor que VT N, y
el valor de VOH debe estar algo por debajo de VDD como en la figura 6.27.
Con estos valores podemos verificar nuestras suposiciones de las regiones operativas de MS
y ML. Para el transistor de conmutación NMOS, VGS - VT N = 0,95 - 0,6 = 0,35 V y VDS
= 2,33 V. Dado que VDS> VGS - VT N, la suposición de la región de saturación era correcta.
Para el dispositivo de carga PMOS, VGS - VT P = −2.5 - (−0.6) = −1.9 V y VDS = 2.33 -
2.5 = −0.17 V. Dado que la magnitud de VDS es menor que la de VGS - VT P, el triodo la
suposición de la región era correcta.
Se usa un proceso similar para encontrar VI H y VOL. Observamos nuevamente que las
corrientes de drenaje en los dispositivos de conmutación y carga deben ser iguales. En vI =
VI H, la entrada estará a un voltaje relativamente alto y la salida a un voltaje relativamente
bajo. Por lo tanto, suponemos que MS operará en la región del triodo y ML estará en la región
de saturación. Equilibrar las corrientes de drenaje en los rendimientos de los transistores de
carga y conmutación
Nuevamente asumimos que ∂vO / ∂vI = (∂vI / ∂vO)^−1 y resolvemos para vI en términos de
vO:

Tomando la derivada

y estableciéndolo igual a -1 en vO = VOL produce

Sustituyendo este resultado en la ecuación. (6.32) con vI = VI H da

Para el diseño del inversor de la figura 6.26,

Con estos valores deberíamos comprobar nuevamente nuestros supuestos de las regiones
operativas de MS y ML. Para el transistor de conmutación NMOS, VGS - VT N = 1,58 - 0,6
= 0,98 V y VDS = 0,491 V. Dado que VDS <VGS − VT N, la suposición de la región del
triodo era correcta. Para el dispositivo de carga PMOS, VGS − VT P = −2.5 - (−0.6) = −1.9
V y VDS = 0.491 - 2.5 = −2.01 V. Dado que la magnitud de VDS excede la de VGS - VT P,
la suposición de la región de saturación fue correcta .
Los márgenes de ruido para este pseudo inversor NMOS son:
𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻 = 2.33 − 1.58 = 0.75 𝑉
𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 = 0.95 − 0.49 = 0.46 𝑉
Con las Ecs. (6.30) - (6.35), podemos explorar fácilmente la dependencia de los márgenes de
ruido de la relación de transconductancia KR y los resultados se representan en la figura 6.28.
El margen de ruido de estado alto NMH aumenta monótonamente a medida que aumenta la
capacidad de excitación del transistor de conmutación MS y, por lo tanto, KR, mientras que
NML disminuye gradualmente.
6.7 RESUMEN Y COMPARACIÓN DEL INVERSOR NMOS
La Figura 6.29 y la Tabla 6.6 resumen los diseños de inversores NMOS discutidos en las
Secs. 6.5 y 6.6. La compuerta con la carga resistiva ocupa demasiada área para ser
implementada en forma de IC. La configuración de carga saturada es el circuito más simple,
utilizando solo transistores NMOS. Sin embargo, tiene la desventaja de que el estado lógico
alto ya no llega a la fuente de alimentación. Además de que la velocidad de la compuerta de
carga saturada es más pobre que la de otras implementaciones de circuitos. El circuito de
carga lineal resuelve el nivel lógico y los problemas de velocidad, pero requiere un voltaje
de suministro de energía costoso adicional que causa problemas de congestión del cableado
en los diseños de circuitos integrados.
Tras el desarrollo exitoso del proceso de implantación de iones y la invención de la tecnología
de carga en modo de agotamiento, los circuitos NMOS con dispositivos de carga en modo de
agotamiento se convirtieron rápidamente en el circuito de elección. De la figura 6.29 y la
tabla 6.6, vemos que la complejidad adicional del proceso se intercambia por una topología
de inversor simple que da VH = VDD con tamaños de transistores generales pequeños. Al
mismo tiempo, la compuerta de carga de agotamiento produce la mejor combinación de
márgenes de ruido. La carga en modo de agotamiento tiende a actuar como una fuente de
corriente durante la mayor parte de la transición de salida y ofrece alta velocidad con un área
significativamente reducida en comparación con los otros circuitos inversores puramente
NMOS. En pseudo NMOS, el transistor de carga PMOS actúa como una fuente de corriente
durante gran parte de la transición de salida, y ofrece la mejor velocidad con el área más
pequeña.
Debido a sus muchas ventajas, la lógica NMOS en modo de agotamiento fue la tecnología
dominante durante muchos años en el diseño de microprocesadores. Sin embargo, la gran
disipación de potencia estática inherente a la lógica NMOS eventualmente limitó los
aumentos adicionales en la densidad del chip IC y se produjo un cambio rápido a la tecnología
CMOS más compleja

6.8 PUERTAS NMOS, NAND Y NOR

Una familia logica completa debe proporcionar la capacidad de formar convinaciones de
almenos dos variables de entrada, como la funcion AND u OR.

Una puerta lógica NAND. La puerta NOR representa la combinación de una operación OR
seguida de inversión, y la función NAND representa la operación AND seguida de inversión.
Una de las ventajas de la logica MOS es la facilidad con la que se pueden implementar
funciones NOR y NAND. Los dispositivos de conmutacion proporcionan la operación de
inversión, mientras que las convinaciones de transistores en serie y paralelo producen las
operaciones Y y O, respectivamente.

6.8.1 PUERTAS NOR

En la figura 6.30 el transistor de conmutacion Ms del inversor se ha reemplazado por dos
dispositivos Ma y Mb, para formar una puerta NOR de dos entradas, observanmdo la tabla
de verdad 6.7 solo si A y B estan en estado bajo, la salida sera un 1 logico.
Considere el esquema simplificado de la puerta NOR de dos entradas de la figura 6.30(b). La
condición para el estado bajo de la salida ocurre cuado Ma o Mb estan conduciendo, por lo
que la resistencia Ron de cada transistor individual debe elegirse para dar el nivel de salida bajo
deseado. Por lo que:

(𝑊/𝐿)𝐴 𝑌 (𝑊/𝐿)𝐵
Cada uno debe ser igual al tamaño de Ms en el inversor de referencia
(2.22/1)
Ma y Mb estan dirigiendo A=1 Y B=1, la resistencia Ron y el voltaje real sera menor que el
valor de diseño original de Vl=0.20v.

6.8.2 PUERTAS NAND

En la figura 6.3(a) se ha agregado un segundo transistor NMOS en serie con el dispositivo
de conmutación original del inversor basico para formar una puerta NAND de dos entradas,
para observar su funcionamiento tenemos la tabla de verdad 6.8.
Selección de tamaños de transistores de conmutacion.
Los tamaños de los dispositivos en la puerta logica NAND se eljien con base en el diseño del
inversor de referencia de la figura 6.29(d), los W/L se seleccionan de las relaciones de los
diversos transistores para asegurar que la puerta aun cumpla con el nivel logico deseado y las
especificaciones de potencia, con el esquema de la figura 6.31, para garantizar el nivel bajo
deseado.
𝑉𝐷𝑆 1
𝑅𝑜𝑛 = = 𝑤 𝑉
𝐼𝐷 𝐾´𝑛 (𝑉𝐺𝑆 −𝑉𝑇𝑁 − 𝐷𝑆 )
𝑙 2

Otra forma es la siguiente:

 𝑊 𝑊
𝐼𝐷 = 𝐾´𝑛 ( )𝑆 (𝑉𝐺𝑆 − 𝑉𝑇𝑁 − 0.5𝑉𝐷𝑆 )𝑉𝐷𝑆 = 𝐾´𝑛 ( )𝑆 )(𝑉𝐺𝑆 − 𝑉𝑇𝑁 )𝑉𝐷𝑆
𝐿 𝐿
6.8.3 DISEÑOS DE PUERTAS NOR Y NAND EN NMOS DEPLETION-MODE
TECHNOLOGY.
En la figura 6,33 aparecen diseños de muestra para puertas NOR de dos entradas y NAND
de dos entradas.
La puerta NOR tiene las fuentes y drenajes de los transistores de conmutacion Ay B
conectados en paralelo, la fuente del dispositivo de carga tambien está conectada a la región
de drenaje común de los transistores de conmutación .

Los transistores de entrada A y B se apilan uno encima de otro en el diseño de la puerta

NAND. Tenga en cuenta que la fuente del tranasistor A y el drenaje del transistor B son el
mismo N R.
6.9 DISEÑO| LÓGICO COMPLEJO NMOS.
Una ventaja importante de la lógica MOS sobre la mayoria de las formas de lógica proviene
de la capacidad de combinar directamente puertas NAND y NOR en configuraciones mas
complejas, un ejemplo es la figura 6.34, la cual se representa logicamente como:

Que implementa directamente un complemento función lógica de suma de productos. Luego,

estos se colocan en paralelo para formar la funcion OR, y la puerta lógica proporciona
inherentemente la inversión lógica

6.10 DISIPACIÓN DE POTENCIA.

Se consideran dos distribuciones principales a la disipacion de energia en los inversores
NMOS. La primera es la disipacion de potencia en estado estable que ocurre cuando la salida
de la puerta logica es estable en los estados altos y bajos. El segundo es la potencia que se
disipa para cargar y descargar la capacitancia de carga equivalente total durante la
conmutación dinámica de la puerta lógica.
6.10.1 DISIPACIÓN DE POTENCIA ESTÁTICA
Disipacion de potencia promedio:

Donde 𝐼𝐷𝐷𝐷 = 𝑐𝑜𝑟𝑟𝑖𝑒𝑛𝑡𝑒 𝑒𝑛 𝑙𝑎 𝑝𝑢𝑒𝑟𝑡𝑎 𝑝𝑎𝑟𝑎 𝑉 𝑜 = 𝑉ℎ

𝐼𝐷𝐷𝐿=𝐶𝑂𝑅𝑅𝐼𝐸𝑁𝑇𝐸 𝑃𝑂𝑅 𝑉𝑜=𝑉𝑙
Con 𝐼𝐷𝐷𝐷 = 0

6.10.2 DISIPACIÓN DE POTENCIA DINÁMICA

Ocurre durante el proceso de carga y descarga de una puerta logica.
La energia total Ed viene dada por:

Por tanto la potencia:

La corriente suministrada por la fuente Vdd tambien es igual a la corriente en el condensador

C, entonces:

Integrando desde t=0 a t=∞

La energia Es almacenada en el condensador esta dada por:

Y asi la energia El perdida en la resistencia debe ser:

Ahora, considerando el circuito de la figura 6.37(b), en el que el capacidor se carga

inicialmente a Vdd, la energia total disipada Etd:

Por tanto la potencia dinamica disipada por la puerta logica es:

6.10.3 ESCALA DE POTENCIA EN PUERTAS LÓGICAS MOS

Durante el diseño lógico en sistemas complejos, a menudo se necesitan compuertas con
diversas disipaciones de potencia para proporcionar diferentes niveles de capacidad de
accionamiento y para impulsar diferentes valores de capacitancia de carga a diferentes
velocidades. Por ejemplo, considere el inversor de carga saturada de la figura 6.38 (a)

La corriente de drenaje de los dos transistores estan dadas por:

6.11 COMPORTAMIENTO DINÁMICO DE MOS LOGIC GATES
Esta sección revisa las fuentes de capacitancia en el circuito MOS y luego explora la dinámica
o comportamiento variable en el tiempo de las puertas lógicas.
6.11.1 CAPACITANCIAS EN CIRCUITOS LÓGICOS
La figura 6.39 (a) muestra dos inversores NMOS que incluyen las distintas capacitancias
asociadas con cada transistor. Cada dispositivo tiene capacitancias entre sus terminales
compuerta-fuente, compuerta-drenaje, fuente-a granel y drenaje-a granel. Algunas de las
capacitancias no aparecen en el esquema porque están cortocircuitadas por las diversas
conexiones del circuito.
Además deCapacidades del dispositivo MOS, la figura incluye un cableado capacidad CW ,
que representa la capacitancia de la interconexión eléctrica entre las dos puertas lógicas.

Estimaciones de capacitancia.
Podemos hacer una estimación básica de la capacitancia de carga. CL en cuanto al abanico
de las puertas:
Para el circuito de la figura 6.39, obtenemos las siguientes estimaciones para las capacitancias
de entrada y salida de la puerta lógica:

6.11.2 RESPUESTA DINÁMICA DEL INVERSOR NMOS CON CARGA

RESISTIVA
La figura 6.40 muestra el circuito de nuestro análisis anterior del inversor con una carga
resistiva. Para el análisis manual, la señal de entrada lógica está representada por una función
de paso ideal, y ahora calculamos el tiempo de subida, el tiempo de caída y los tiempos de
retardo para este inversor.
Calculo de tr and Τplh

En este caso, la forma de onda es la del simple RC red formada por

la resistencia de carga R y el condensador de carga C. Usando nuestro conocimiento de
circuitos constantes de tiempo único:

El tiempo de subida está determinado por la diferencia entre el tiempo t1 cuando vO (t1) =
VI + 0.1 V y el tiempo t2 cuando vO (t2) = VI + 0.9 V . Usando la ecuación. (6,53).
Calculo de τ PHL y t F
Ahora considere la otra situación de cambio, con vI = VL = 0.20 V y vO = VH = 2.5 V, como
se muestra en la Fig. 6.41. t = 0, la entrada cambia abruptamente de vI = 0.20 V hasta vI =
2.5 V. La figura 6.42 muestra las corrientes I R y ID en la resistencia de carga y el transistor
de conmutación en función de vO durante la transición entre VH y VL . La corriente
disponible para descargar el condensador. Ces la diferencia en estas dos corrientes:

Debido a que el elemento de carga es una resistencia, la corriente en la resistencia aumenta

linealmente a medida que vO viene de VH para VL . Sin embargo, cuando Ms enciende por
primera vez, se produce una gran corriente de drenaje, descargando rápidamente la
capacitancia de carga C.
Vemos que la descarga real La curva es muy similar a un decaimiento puramente
exponencial. El valor efectivo de resistencia activa utilizado en esta simulación es:

6.11.3 INVERSOR PSEUDO NMOS

Debido a su importante relación con el diseño CMOS, desarrollaremos estimaciones para los
retrasos del pseudo inversor NMOS.

Por tanto, las expresiones de la Ec. (6,58) se puede utilizar para obtener τPLH y tr con
cambios adecuados en subíndices:

Basado en los datos de SPICE archivo de salida, τPHL = 3.25 ns, t F = 7.8 ns, τPLH = 15.0
ns y tr = 35.0 ns, mientras que las Ecs. 6.58 y 6.59 predecimos:
6.11.4 UNA COMPARACIÓN FINAL DE LOS RETRASOS DEL INVERSOR NMOS
Tenga en cuenta que si asumimos crudamente que la corriente de carga del transistor de
conmutación es constante, encontramos:
6.11.5 ESCALA BASADA EN LA SIMULACIÓN DEL CIRCUITO DE
REFERENCIA
En muchos casos prácticos, particularmente para procesos avanzados, no tendremos
expresiones de forma cerrada para el retardo de un inversor de referencia. Aunque las
expresiones de retardo que se han desarrollado utilizando nuestro primer orden I -v Los
modelos ya no son cuantitativamente precisos para las tecnologías de vanguardia, por
ejemplo, CMOS de 65 nm, dos relaciones importantes siguen siendo ciertas: el retraso sigue
siendo proporcional a la capacitancia de carga total CL e inversamente proporcional al (W /
L). Entonces, para un escalado adecuado, el tamaño de los dispositivos debe aumentarse (es
decir, aumentar la potencia de la puerta) para disminuir el retardo de propagación, y también
debe aumentarse. aumentado para impulsar una mayor capacitancia. Así, los nuevos
valores(W / L)′ están relacionados con la referencia valores (W / L, CLref, τPref) por:

6.11.6 MEDICIÓN DEL OSCILADOR DE ANILLO DEL RETRASO INTRÍNSECO

DE LA PUERTA
Un método común para medir el retardo de propagación promedio τPAG0 de un inversor de
referencia es construir un anillo largo de inversores como se muestra en la figura 6.48. Esto
se puede hacer en hardware en un IC o como ejercicio de simulación. El circuito se
llamaoscilador de anillo, y el número de inversores debe ser impar para garantizar la
oscilación. La forma de onda en la salida de cualquier inversor será similar a una onda
cuadrada con un períodoT igual a dos viajes alrededor del ring
6.11.7 RETARDO DEL INVERSOR DESCARGADO
El retardo del inversor de referencia está limitado en última instancia por las características
de los transistores y la tensión de alimentación disponible. Por ejemplo, considere una cadena
de inversores NMOS cuya propagación el retraso viene dado por τPAG = k RsobreC dónde
k depende de la tecnología del inversor como en la Tabla 6.10. Si asumimos que la
capacitancia de carga total está dominada por la capacitancia de entradaCen del inversor,
entonces podemos encontrar una expresión limitante para el retardo de propagación
intrínseco τPAG0 del inversor:

6.12 LÓGICA PMOS

6.12.1 INVERSORES PMOS
Los circuitos lógicos PMOS reflejan los presentados para la lógica NMOS como se muestra
en la figura 6.49, que presenta los equivalentes PMOS de los diseños de inversor de la figura
6.29. En estos circuitos, la fuente de alimentación se ha cambiado a -2,5 V y cada transistor
NMOS se ha sustituido por un dispositivo PMOS. Cada circuito ha sido diseñado para tener
el mismo nivel de potencia que el circuito NMOS equivalente: PAG = 0.20 mW. Note que
para el circuito de la figura 6.49 (a),VL = -2.5 V y VH = -0.20 V. En el circuito de carga
saturada de la figura 6.49 (b), VL = -1.55 V y VH = -0.20 V, asumiendo el valor de VTP = -
0.6 V. El W / L las proporciones se han encontrado simplemente escalando el W / L
relaciones de los inversores NMOS por la relación de movilidad μnorte/ μpag = 2.5, no
pasando por cálculos detallados.
6.12.2 PUERTAS NOR Y NAND
Las puertas PMOS NOR y NAND de la figura 6.50 reflejan los circuitos NMOS de las
figuras. 6.30 y 6.31. La fuente de alimentación se ha cambiado a -2,5 V y cada transistor
NMOS se ha sustituido por un dispositivo PMOS. losW / L los ratios se escalan por el ratio
de movilidad de 2,5. Las compuertas lógicas complejas se construyen de manera análoga al
caso NMOS. Como se señaló anteriormente, la lógica NMOS tendrá un 2.5 × ventaja de
velocidad sobre la lógica PMOS para una capacitancia y tamaño de puerta dados. Los
distintos tiempos de retardo se pueden calcular utilizando las fórmulas que se presentan en la
Tabla 6.10