Circuitos Lógicos Combinacionales

Evaluación #4 (PC#4 - Laboratorio Calificado)

Ejercicio 1:
Realizar el diseño basado en VHDL que nos permita obtener un sumador completo. (8
puntos)

Ejercicio 2:
Realizar el diseño basado en VHDL que nos permita obtener un restador completo. (8
puntos)
Ejercicio 3:
Diseñar un sistema que nos permita obtener un circuito sumador de dos números de 2 bits (ver
figura).
Utilizar el instanciamiento de componentes basado en el sumador completo realizado
anteriormente. (2 puntos)

Ejercicio 4:
Diseñar un sistema que nos permita obtener un circuito sumador completo de 1 bit que reciba
las entradas A, B, Cin y brinda las salidas Cout y S, utilizando el instanciamiento de componentes
(basado en el empleo del circuito sumador medio, como se muestra en la figura). (2 puntos)

1. ENTREGABLES

- Proyecto del ejercicio 1 (Carpeta del proyecto desarrollado en Quartus).

- Proyecto del ejercicio 2 (Carpeta del proyecto desarrollado en Quartus).
- Proyecto del ejercicio 3 (Carpeta del proyecto desarrollado en Quartus).
- Proyecto del ejercicio 4 (Carpeta del proyecto desarrollado en Quartus).
- Informe con el desarrollo y procedimiento realizado (puede incorporar los comentarios
necesarios y capturas de pantalla).

Estructura para la entrega en Canvas, en el módulo S12.s2 – Entrega de PC#4 (Laboratorio

Calificado)