INTRODUCCIÓN A QUARTUS II
(Septiembre de 2021)
Juan Sebastián Gutiérrez Martínez
Facultad de Ingeniería
Programa de Ingeniería Electrónica extensión Tunja
Universidad Pedagógica y Tecnológica de Colombia
Tunja, Boyacá - Colombia
juan.gutierrez08@uptc.edu.co
Resumen – En esta práctica de laboratorio se
implementan los conocimientos acerca de los
denominados dispositivos electrónicos, que tienen
por función la simplificación del comportamiento
de un circuito. Para este análisis se hace uso de las
compuertas lógicas, sistemas de simplificación de
expresiones lógicas (algebra booleana y mapas de
karnaugh) y sus respectivas simulaciones.
Índice de términos: Circuitos lógicos, compuertas
lógicas, entradas, salidas.
I. INTRODUCCIÓN
La plataforma Quartus integra herramientas de
desarrollo necesarias para procesar diseños en forma
amigable con métodos poderosos de síntesis lógica,
compilación, partición, simulación funcional,
simulación en tiempo y simulación enlazada con
varios dispositivos.
Para el manejo de esta plataforma se requiere
introducir un diseño, sintetizarlo, configurarlo y
finalmente grabarlo en el dispositivo seleccionado;
sin embargo, es recomendable antes de crear el
diseño que este se simule y se analice en el tiempo.
Un proyecto en esta plataforma contiene
archivos con módulos llamados fuentes,
estos pasan por el proceso de compilación,
síntesis, simulación, análisis en el tiempo y
programación de un dispositivo. Para que un
proyecto con archivos independientes
compile, es necesario especificar que
archivo se desea compilar.
Implementar un diseño en el programa
significa describir la arquitectura de este,
seleccionando el dispositivo que se desea
Lizett Natalia Merchán Villamil
Facultad de Ingeniería
Programa de Ingeniería Electrónica extensión Tunja
Universidad Pedagógica y Tecnológica de Colombia
Tunja, Boyacá – Colombia
lizett.merchan@uptc.edu.co
usar, con la ayuda de los métodos que posee
Quartus.
La síntesis de un diseño trata de traducir este
a un código creador de hardware, para lograr
esto el proyecto debe ser compilado, esto
quiere decir que, debe manejar la sintaxis
correcta a la hora de la creación del
hardware. Si el programa sintetiza
correctamente se procede a la asignación de
los pines de entrada y salida. Existe la
posibilidad de que un diseño sea compilado
exitosamente, pero no sea sintetizable, esto
se debe a que la plataforma carece de los
constructores necesarios para efectuar a
cabalidad el diseño.
Después de sintetizar cualquier diseño, este
queda listo para programarse en un CPLD o
para configurarse en un FPGA, utilizando el
cable JTAG.
II. DESARROLLO DE LA PRACTICA
Actividad 1 (Circuito de alarma)
1. Para la actividad uno se diseña un
circuito lógico para un sistema de
alarma, el cual consta de cuatro
entradas (A, B, C, D) y una salida
llamada “O”. Se realiza la tabla de
verdad a partir de estos parámetros.
 implementar la señal de salida en el
Tabla 1. Tabla de verdad. programa Quartus.
Figura 2. Código VHDL.
ENTRADAS SALIDA
A B C D O
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Figura 3. Cicruito lógico de Quartus.
2. A partir de los resultados de la
tabla, se han determinado las
funciones de salida para O, y
posteriormente se han simplificado
por el método de mapas de
Karnaugh.

Señal de salida:
( A+ B+C+ D ) ( A+ B+ Ć + D ) ( A + B́+C+ D ) ( A+ B́+ Ć + D ) ( Á + B+C+ D )+ ( Á +B + Ć+ D ) ( Á + B́+ C+
Figura 4. Simulación funcional y de
Señal simplificada: ABC + D tiempo.
3. Con la señal de salida simplificada
se ha diseñado el circuito lógico
correspondiente.
Figura 1. Diseño del circuito de
alarma.

5. Con el circuito diseñado en

Quartus, se procede a
implementarlo en el software de
constructor.

4. Teniendo en cuenta los anteriores

resultados se procede a
 Figura 5. Circuito implementado con la
alarma apagada.
Figura 6. Circuito implementado con la
alarma encendida.
III. ANALISIS DE RESULTADOS
La actividad desarrollada en esta práctica de
laboratorio consistió en diseñar un circuito lógico que
permita tener una alarma en el hogar que se encienda
según ciertos parámetros. Estos parámetros se basan
en ciertas situaciones cotidianas, estas van a
representar las entradas del circuito y están descritas
de la siguiente manera para un estado lógico de uno:
A. El switch del control se encuentra apagado.
B. La caja fuerte se encuentra en su posición.
C. El reloj muestra la hora entre las 10 am y las
2 pm.
D. La puerta del closet está cerrada.
Para que la alarma se active se deben cumplir las
siguientes condiciones:
a) La caja fuerte no está en su posición y el
switch del control se encuentra apagado.
b) La puerta del closet está abierta y el reloj
marca la hora antes de las 10 am y después
de las 2 pm.
c) La puerta del closet se encuentra abierta y el
switch del control esta encendido.
Teniendo en cuenta que la caja fuerte puede ser
movida solo si la puerta del closet se encuentra
abierta, además de las anteriores
especificaciones, se desarrolló la tabla 1, que
corresponde a la tabla de verdad, por medio de
minterms se obtiene la señal de salida y esta se
simplifica por medio de mapas de Karnaugh. A
partir de la función de salida se diseña un
circuito lógico, además esta función se
implementa en el software de Quartus.
Para comenzar con la simulación de Quartus, en
primera instancia se crea un nuevo proyecto y se
utiliza el archivo de diseño con la opción de
código VHDL, el cual se observa en la figura 2.
Teniendo este código, se procede a analizar y
sintetizar el archivo, cuando este proceso finaliza
con éxito se habilita la opción RTLviewer, la
cual realiza un diseño esquemático de la señal de
salida, como se evidencia en la figura 3.
Finalmente se crea un archivo de verificación
denominado VWF asignando las entradas y la
salida del circuito, posteriormente se agrupan las
señales de entrada y se asigna un contador, en
este caso el tiempo de transición es de 20ns;
luego de esto, se ejecuta el programa en la
simulación del tiempo para que se definan los
intervalos en los que está dada la señal. Con este
proceso completado, se realiza la simulación
funcional que arroja la señal de salida en los
intervalos prescritos, tal y como se muestra en la
figura 4.
CONCLUSIONES
Con la función VHDL de Quartus es
más fácil el diseño lógico de circuitos
digitales.
La simulación de tiempo del programa
permite comprobar la tabla de verdad.
El uso de FPJA permite la
implementación de circuitos extensos en
número de compuertas.