Neiber Duban Zambrano Madroñero Universidad autónoma de Manizales UAM Facultad de Ingeniería Sistemas digitales Neiber.zambranom@autonoma.edu.co
Resumen: A continuación, se presentan los resultados obtenidos en la practica de laboratorio, el
cuan consiste en la elaboración de un sumador y restador usando compuertas lógicas. Para el desarrollo del circuito se planteó el desarrollo del sumador usando un sumador completo o full ader creado a partir de dos semisumadores y se realizó este proceso 2 veces, además se agrego compuertas XOR en las entradas B para hacer la función de resta. En la ilustración 1 se presenta el montaje realizado dentro del programa LogicWorks, del cual estamos usando un demo, en esta aplicación se logró la obtención de valores a las salidas de acarreo y de S0, de momento no sabemos si hay una conexión mal realzada o que esta sucediendo, pero en la salida de S1 tan solo se obtiene un valor de DOES NOT IMPORTANT el cual lo representa una X.
Implementación de un sumador completo con dos semisumadores y una compuerta OR
Se intento realizar la simulación en la aplicación de Proteus, pero al finalizar el montaje, la
simulación pasa a error, el cual muestra una falla en el empaquetado de los componentes, a continuación, se presentan las evidencias de los montajes realizados.