1

2
3
4
 Procedimiento
Ejercicio 1
a) Como se puede observar se cumple porque alta esta con alta, bajo con bajo, por lo cual si
funciona.
b) VIH es el valor más alto que produce un bajo, por lo tanto 2.2 es el valor más alto.
VOH Es el número más bajo que se puede considerar ser alto, por lo cual es 1.8.
VOL 1.8
VIL 2.4

c)
LVTTL LVCMOS
VOL 0.4 VOL 0.36
VOH 2.4 VOH 2.7
VIL 0.8 VIL 0.9
VIH 2.0 VIH 1.8
Tabla 1.1. Parámetros de voltaje
d) VNH
Este es el margen de ruido de nivel alto y se define como la diferencia entre VOH
mínimo y el VIH mínimo. VNH= VOH-VIH
VNL
Se establece como el margen de ruido de nivel bajo y es la diferencia entre VIL máximo
y VOL máximo. VNL = VIL –VOL
Determinar VNL y VNH de la LVTTL
VNH = VOH – VIH
VNH= 2.4 V – 2.0 V= 0.4 V
VNL = VIL – VOL
VNL = 0.8 V – 0.4 V = 0.4V
Determinar VNL y VNH de la CMOS
VNH = VOH – VIH
VNH= 2.7 V – 1.8 V= 1.9 V
VNL = VIL – VOL
VNL = 0.9 V – 0.36 V = 0.54V. Como los valores son positivos, son compatibles, de lo
contrario no lo fueran.

5
 Ejercicio 2

Ejercicio 2
R6
125
BAT1
5

Q1 Q3
PMOSFET PMOSFET

Q4
PMOSFET

Q2
Santiago PMOSFET

Genao
2018-1847
0

1 X1 Q5
NMOSFET

X2
0
Q7
NMOSFET
X3
0 Q6
NMOSFET
X4
1 Q8
NMOSFET

6
 X1 (A) X2 (B) X3 (C) X4 (D) F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Tabla 1. Ejercicio 2.

Ecuación:
(An*Bn*Cn*Dn) + (An*Bn*Cn*D) + (An*Bn*C*Dn) + (An*Bn*C*D)+
(An*B*Cn*Dn) + (An*B*C*Dn) + (An*B*C*D) + (A*Bn*Cn*Dn)+
(A*Bn*C*Dn) + (A*B*Cn*Dn).

7
 Ejercicio 3

Ejercicio 3
BAT2
5
E1
0
E2 Q12
2SJ118
E1 Q10
2SJ118
E2
1

E3
Santiago
0 E4 Q9 E3 Q11 Genao
2SJ118 2SJ118
2018-1847
E4
1
E5 Q13
2SJ118
E5
1

Q14
2SK1058 Q15 Q17
E5
2SK1058 2SK1058
E4 E2

Q16 Q18
2SK1058 2SK1058
E3 E1

Ecuación:
(((e1*e2)*(e4*e3))+e5)n

8
E1 E2 E3 E4 E5 S
0 0 0 0 0 1
0 0 0 0 1 0
0 0 0 1 0 1
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 0 1 0
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 0
0 1 1 1 0 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 0 1 0
1 0 0 1 0 1
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 0
1 1 1 0 0 0
1 1 1 0 1 0
1 1 1 1 0 0
1 1 1 1 1 0
Tabla 2. Ejercicio 3

9
 Ejercicio 4.

x=A*Bn+An*B

VCC/VDD

VCC/VDD
AN A A AN
2SJ118 2SJ118

Ejercicio 4
B BN BN B
2SJ118 2SJ118

B_CANAL_N
AN_CANAL_N 2SK1058
B
2SK1058
AN

Santiago
Genao
2018-1847

BN_CANAL_N
A_CANAL_N 2SK1058
BN
2SK1058
A

Ecuación XOR SDP:

A*Bn+An*B

10
Ejercicio 5.

11
 VCC/VDD

VCC/VDD
A C
0 0
VCC/VDD

VCC/VDD
QAP1 QAP3
2SJ118 2SJ118
R1 R3
10k 10k

R5 An
1 Cn
1
5

QAN1 QAN3
2SK1058 2SK1058
BAT3 A C
5
Santiago
Genao
VCC/VDD 2018-1847 VCC/VDD

QBP QBP1
2SJ118 2SJ118

B D
1 Bn 0 Dn
? 1
R2 R4
10k 10k
QBN QBN1
2SK1058 2SK1058
B D

Dispositivos de conmutación.

VCC/VDD

Q21
Bn Q20 2SJ118
An Q19 2SJ118
2SJ118

AND

Q22 AND An*Bn

2SK1058
An

AND
Q24
2SK1058

Santiago
Q23
Bn
2SK1058 Genao
2018-1847

Primera AND

12
 VCC/VDD
AND Q26
2SJ118

Q29
2SJ118
Cn Q25
2SJ118

OR OR

AND

Q30
Q27 2SK1058
Q28 2SK1058
Cn
2SK1058
AND
Santiago
Genao
2018-1847

Or (AND)+Cn
VCC/VDD

Q33
Dn Q32 2SJ118
OR Q31 2SJ118
2SJ118

F
1
Q34
2SK1058
OR

AND Q36
2SK1058

Santiago
Q35 Genao
Dn
2SK1058
2018-1847

AND (OR)*Dn

13
A B C D An·Bn+Cn F
0 0 0 0 1 1
0 0 0 1 1 0
0 0 1 0 1 1
0 0 1 1 1 0
0 1 0 0 1 1
0 1 0 1 1 0
0 1 1 0 0 0
0 1 1 1 0 0
1 0 0 0 1 1
1 0 0 1 1 0
1 0 1 0 0 0
1 0 1 1 0 0
1 1 0 0 1 0
1 1 0 1 1 0
1 1 1 0 0 0
1 1 1 1 0 0
Tabla 3. Ejercicio 5

14
 Ejercicio 6
A)

VCC/VDD

VCC/VDD
Ejercicio 6
QAP QAP2
2SJ118 Santiago 2SJ118

Genao
2018-1847 0

QAN QAN2
2SK1058 2SK1058
A

Buffer CMOS.
B) No se puede realizar porque la CMOS en funciones negadas solo se puede trabajar con
dos inversores, es decir en dos procesos no solamente con una. Esto último es una
condición en las CMOS, por cual simplemente no funcionaria.

15
 Ejercicio 7

Ejercicio 7

1
1 2 3
?
U4:A
74126

Santiago
Genao
2018-1847

Buffer con alta impedancia.

A) Para obtener la salida deseada se debe considerar el hecho de que esta puede tener 3
estados posibles, estos son 1, 0 y Hi-Z o alta impedancia. En el estado de alta
impedancia la salida se comporta como si aun no se encontrara conectada a ningún
circuito en específico. En este tipo de circuitos los canales P y N, sufrirán puesto que
tendrán una alta impedancia ya que se encuentran con dos conectores abiertos como
si los mismo estuvieran al aire o no conectaran con nada.

16
 Ejercicio 8
A)
W0 W1 S F
0 0 0 0
0 0 0 0
0 1 0 0
0 1 0 1
1 0 0 1
1 0 1 0
1 1 1 1
1 1 1 1
Tabla
B) 10 transistores, 8 entre 2 compuertas y 2 en un negador.
C) Está conformado por funciones lógicas elementales, que tiene un determinado número de
entradas y salidas.
Es un circuito cuya salida va a depender solamente de la combinación de sus entradas en
el momento que se está realizando la medida de la salida.

17