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a. Un diagrama de bloques.
b. Una impresión de pantalla con la descripción en VHDL
Una impresión de pantalla con la simulación generada en EDA
PLAYGROUND
Ejercicio 3
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-- Nombre:Whilintong Guzman
-- Documento:94228739
-- Fecha:18-04-2020
-- Proyecto:tarea 3
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library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;
entity ejercicio3 is
eneble : in STD_LOGIC;
Q : out STD_LOGIC
);
end ejercicio3;
begin
process (reloj)
begin
if reset='1' then
Q <= '0';
elsif enable ='1' then
Q <= D xor Q;
end if;
end if;
end process;
end Behavioral;
Lado 2
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Simulacion is
--
end Simulacion;
component ejercicio3
eneble : in STD_LOGIC;
Q : out STD_LOGIC
);
end component;
-- Señales de las entradas
-- Señales de salidas
signal Q : STD_LOGIC;
begin
enable=> enable,
D=> D,
Q => Q
);
process begin
end process;
process begin
enable '1';
D <= '1';
D <= '0';
D <= '1';
D <= '1';
D <= '0';
D <= '0';
D <= '1';
D <= '0';
D <= '1';
D <= '0';
end process;
end Behavioral;