Universidad Pedagógica y Tecnológica de Colombia

Escuela de Ingeniería Electrónica Digital

Electrónica 1 curso
Los ejercicios de laboratorio

Ejercicio de laboratorio 6

Interruptores, luces, y multiplexores

El propósito de este ejercicio es aprender cómo conectar los dispositivos de entrada y salida sencillas de un chip FPGA e implementar un circuito que utiliza estos
dispositivos. Vamos a utilizar los interruptores SO 17 - 0 en el tablero DE2 como entradas al circuito. Vamos a utilizar diodos emisores de luz (LED) y displays de 7
segmentos como dispositivos de salida.

Parte V

Considere el circuito mostrado en la Figura 1. Se utiliza una de tres bits de ancho multiplexor 5-a-1 para permitir la selección de cinco caracteres que se visualizan en un display
de 7 segmentos. Usando el decodificador de 7 segmentos de Laboratorio Ejercicio 5 Parte IV este circuito puede mostrar cualquiera de los caracteres H, E, L, L, O, y 'en blanco'.
Los códigos de caracteres se establecen de acuerdo con la Tabla 1 mediante el uso de los interruptores SO 2 - 0, y un carácter específico se selecciona para su visualización
ajustando los conmutadores SO UNA - MI.
Un esquema del código VHDL que representa este circuito se proporciona en la Figura 2. Observe que hemos usado los circuitos de las partes III y IV como
subcircuitos en este código. Estás para extender el código de la figura 2 de modo que utiliza cinco indicadores de 7 segmentos en lugar de sólo uno. Usted
tendrá que utilizar cinco casos de cada uno de los subcircuitos. El propósito de su circuito es para mostrar cualquier palabra en las cinco pantallas que se
compone de los caracteres en la Tabla 1, y sea capaz de girar esta palabra en forma circular a través de las pantallas cuando se cambian SO UNA - mi son
alternados. Como un ejemplo, si la palabra es HOLA, entonces su circuito debe producir los patrones de salida ilustrados en la Tabla 2.

Figura 1. Un circuito que puede seleccionar y mostrar uno de los cinco caracteres.

IEEE de biblioteca;
Usar la lógica ieee.std 1164.all;

PART5 entidad es
PORT (SW: EN STD LÓGICA VECTOR (17 DOWNTO 0); HEX0: OUT STD
LÓGICA VECTOR (0 a 6)); PART5 FIN;

ARQUITECTURA comportamiento de PART5 es el

componente 5to1 mux 3BIT
PORT (S, U, V, W, X, Y: EN STD VECTOR LÓGICA (2 DOWNTO 0); M: OUT STD
LÓGICA VECTOR (2 DOWNTO 0)); COMPONENTE FIN;

7SEG carbón COMPONENTE

PORT (C: EN STD LÓGICA VECTOR (2 DOWNTO 0); Display: OUT
STD LÓGICA VECTOR (0 a 6)); COMPONENTE FIN;
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SIGNAL M: STD VECTOR LÓGICA (2 DOWNTO 0); EMPEZAR

M0: 3BIT mux 5to1 PORT MAP (SW (17 DOWNTO 15), SW (14 DOWNTO 12), SW (11 DOWNTO 9), SW (8 DOWNTO 6), SW (5
DOWNTO 3), SW (2 DOWNTO 0), METRO);

H0: char 7SEG MAP PORT (M, HEX0);

Comportamiento FIN;

IEEE de biblioteca;
Usar la lógica ieee.std 1164.all;

- - implementa un 3BIT amplia 5-a-1 multiplexor ENTIDAD

mux 3BIT 5to1 ES
PORT (S, U, V, W, X, Y: EN STD VECTOR LÓGICA (2 DOWNTO 0); M: OUT STD
LÓGICA VECTOR (2 DOWNTO 0)); FIN mux 3BIT 5to1;

ARQUITECTURA comportamiento de 5to1 mux 3BIT ES

. . . código no mostrado un

comportamiento FIN;

IEEE de biblioteca;
Usar la lógica ieee.std 1164.all;

7SEG ENTIDAD char es

PORT (C: EN STD LÓGICA VECTOR (2 DOWNTO 0); Display: OUT
STD LÓGICA VECTOR (0 a 6)); FIN 7SEG Char;

ARQUITECTURA comportamiento de 7SEG char es

. . . código no mostrado un

comportamiento FIN;

Figura 2. código VHDL para el circuito en la Figura 1.

Tabla 2. Rotación de la palabra HOLA en cinco pantallas.

Realice los siguientes pasos.

1. Crear un nuevo proyecto Quartus II para su circuito.

2. Incluya su entidad VHDL en el proyecto Quartus II. Conectar los conmutadores SO a las entradas de selección de cada uno de los cinco casos de
los tres bits de ancho multiplexores 5-a-1. también conecte SO para cada instancia de la
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multiplexores como se requiere para producir los patrones de caracteres que se muestran en la Tabla 2. Conectar las salidas de los cinco multiplexores para
los displays de 7 segmentos HEX4, Hex3, HEX2, HEX1, y HEX0.
3. Incluir la asignación de pines requeridos para la placa DE1 para todos los interruptores y displays de 7 segmentos. Compilar el proyecto.

4. Descargar el circuito compilado en el chip FPGA. Probar la funcionalidad del circuito mediante el establecimiento de la
códigos de caracteres adecuados en el SW interruptores 2- 0 y luego alternar SO AE para observar la rotación de los caracteres.

parte VI

Extender el diseño de la parte V de manera que es utiliza ocho indicadores de 7 segmentos en el tablero DE1. Su circuito debe ser capaz de mostrar palabras con
cinco (o menos) los caracteres en los ocho pantallas, y rotar la palabra que aparece cuando los interruptores SO 2-0 son alternados. Si la palabra es correcta HOLA,
entonces su circuito debe producir los patrones que se muestran en la Tabla 3.

Tabla 3. Rotación de la palabra HOLA en ocho pantallas.

Realice los siguientes pasos:

1. Crear un nuevo proyecto Quartus II para su circuito y seleccione como el chip objetivo del ciclón II EP2C20F484C7.
2. Incluya su entidad VHDL en el proyecto Quartus II. Conectar los conmutadores SO 2-0 a las entradas de selección de cada instancia de los multiplexores
en su circuito. también conecte SO AE a cada instancia de los multiplexores como sea necesario para producir los patrones de caracteres que se
muestran en la Tabla 3. (Pista: para algunas entradas de los multiplexores tendrá que seleccionar el carácter 'en blanco'.) Conecte las salidas de sus
multiplexores a la 7- exhibiciones de segmento HEX7, . . ., HEX0.

3. Incluir la asignación de pines requeridos para la placa DE1 para todos los interruptores, y displays de 7 segmentos. Compilar el proyecto.

1. Descargar el circuito compilado en el chip FPGA. Probar la funcionalidad del circuito mediante el establecimiento de la
códigos de caracteres adecuados en el SW interruptores AE y luego alternar SO 2-0 para observar la rotación de los caracteres.