UNIVERSIDAD NACIONAL DEL CALLAO

FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

ESCUELA PROFESIONAL DE INGENIERIA ELECTRÓNICA

CURSO : SISTEMAS DIGITALES

DOCENTE : ING.DARIO SALAZAR UTRILLA

INTEGRANTES : MORE SILVA JORGE RONALDO 1513220683

GUTIERREZ ANCA JOSE DARIO 1513220143

GRUPO H. : 92G

TEMA : REGISTROS

AÑO : 2017
 EJERCICIOS

1. Implementar el registro “SISO” mostrado en la figura 1. Analice su

funcionamiento, desarrolle la tabla de estados y construir el diagrama de
estados; considerando el dato DATA: 1011 (usar IC 74LS74)

U3:A U3:B U4:A U4:B

6

8
5 1 9 13 5 1 9 13
0 1
S

S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
2 12 2 12
Q Q Q Q
R

R
4

10

10
4013 4013 4013 4013

Fig.1) Registro SISO

 Funcionamiento

Para cada pulso de reloj se correrá un bit de entrada la derecha, es decir al

siguiente flip-flop. Al comenzar el funcionamiento las salidas son todas
iguales a 0, si no es así se usa el reset para poner todo a 0. Entonces se
introduce el primer bit de datos, para la primera, tercera y cuarta señal de
reloj, la entrada de datos es 1, y para la segunda señal de reloj, la entrada de
datos es 0. Los valores de Q4, entonces, empiezan a tomar el valor de los
datos ingresado.
  Diagrama de estados

Fig.2) Diagrama de estados

2. Implementar el registro “SIPO” mostrado en la figura 2. Analice su

funcionamiento, desarrolle la tabla de estados y construir el diagrama de
estados; considerando el dato DATA: 1011 (usar IC 74LS74)

1
1
1

U1:A U1:B U2:A U2:B

6

5 1 9 13 5 1 9 13
1
S

D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
2 12 2 12
Q Q Q Q
R

R
4

10

10

4013 4013 4013 4013

Fig.3) Registro SIPO

  Funcionamiento

Esta conexión en salida paralela nos permite, una vez que los datos se han
almacenado, visualizar cada bit que se presenta en su respectiva línea de salida,
estando disponibles todos los bits simultáneamente, en lugar de bit a bit como en el
caso de la salida serie.

 Tabla de estados

Reset Imput CLOCK Q1 Q2 Q3 Q4

serial
0 X X 0 0 0 0
0 0 X X X
1 1 0 X X
1 1 1 0 X
1 0 0 1 1 0
0 0 0 1 1
0 0 0 0 1
1 1 0 0 0

Fig.4) Tabla de estados

 Diagrama de estados

Fig.5) Diagrama de estados

3. Implementar el registro de almacenamiento asíncrono de 4 bits, mostrado
en la figura 3; analice su funcionamiento entregando datos de 4 bits,
comprobando su transferencia a las salidas del registro (usar IC 74LS75)

U1
2 16
0 D0 Q0
Q0
1 0
3 15
1 D1 Q1
Q1
14 1
6 10
0 D2 Q2
Q2
11 0
7 9
+5V
1 D3 Q3
Q3
8 1
13
E0/1
4
E2/3
7475

R1
100R

Fig.6) Registro de almacenamiento

 Funcionamiento
U1
2 16
1 D0 Q0
Q0
1 0
0 3
D1 Q1
Q1
15
14 0 Se ingresa un número en binario, en
6 10
1 D2 Q2
Q2
11 0 este caso hemos elegido el número
7 9
0 D3 Q3
Q3
8 0 1010, vemos que las salidas no han
13
E0/1
4
E2/3 cambiado porque no ha disparado el
7475
R1 flanco de subida aún.
680
 U1
2 16
1 D0 Q0
Q0
1 1
3 15
0 D1 Q1
Q1
14 0
6 10
1 D2 Q2
Q2
11 1
7 9
0 D3 Q3 0
13
Q3
8
Al momento de disparar el flanco de
E0/1
4
E2/3
subida, la información que estaba en
7475
R1 las entradas, pasa a las salidas.
680

U1
2 16
1 D0 Q0
Q0
1 1
1 3
D1 Q1
15
14 0 Incluso cambiando los datos de
Q1
6 10
1 D2 Q2
Q2
11 1 entrada, las salidas no cambiaran
7 9
1 D3 Q3
Q3
8 0 debido a que la entrada de reloj no
13
E0/1
4
E2/3 está en los flancos, entrando de esta
7475
R1 manera a su estado de memoria.
680

 DIAGRAMA DE ESTADOS:

Fig.7) Diagrama de estados

  Tabla de estados

D0 D1 D2 D3 E Q0 Q1 Q2 Q3
X X X X X Q0-1 Q1-1 Q2-1 Q3-1
0 0 0 0 ↑ 0 0 0 0
0 0 0 1 ↑ 0 0 0 1
0 0 1 0 ↑ 0 0 1 0
0 0 1 1 ↑ 0 0 1 1
0 1 0 0 ↑ 0 1 0 0
0 1 0 1 ↑ 0 1 0 1
0 1 1 0 ↑ 0 1 1 0
0 1 1 1 ↑ 0 1 1 1
1 0 0 0 ↑ 1 0 0 0
1 0 0 1 ↑ 1 0 0 1
1 0 1 0 ↑ 1 0 1 0
1 0 1 1 ↑ 1 0 1 1
1 1 0 0 ↑ 1 1 0 0
1 1 0 1 ↑ 1 1 0 1
1 1 1 0 ↑ 1 1 1 0
1 1 1 1 ↑ 1 1 1 1
Fig.8) Tabla de estados

4. Implementar el registro de almacenamiento síncrono de 4 bits, mostrado

en la figura 4; analice su funcionamiento.
1

1
12

12
11

11
3

2
CLK

CLK

CLK

CLK

+5V

13 10 1 4 13 10 1 4
R S R S R S R S
Q

Q
7474

U5:B

7474

U5:A
7474

U2:B

7474

U2:A
8

5
1

Fig.9) Registro PIPO

  Funcionamiento

Se trata de un registro con entradas y salidas paralelas. Los bits de datos de

entradas se almacenan todos a la vez mediante el flanco se encuentra en su nivel
inferior.

Las entradas y las salidas se encuentran en paralelo inmediatamente después de

introducir simultáneamente todos los bits de datos, estos aparecen en paralelo en
las salidas.

Este circuito es un registro de almacenamiento síncrono debido a que necesita

una señal de reloj para poder pasar el dato de la entrada a la salida, en caso
contrario de que no exista dicha entrada de reloj la salida permanecerá en estado
de memoria y no será afectado por la entrada

 Tabla de estados

D0 D1 D2 D3 CLK Q0 Q1 Q2 Q3
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0
0 1 0 1 0 1 0 1
0 1 1 0 0 1 1 0
0 1 1 1 0 1 1 1
1 0 0 0 1 0 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 0 1 0
1 0 1 1 1 0 1 1
1 1 0 0 1 1 0 0
1 1 0 1 1 1 0 1
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 1
Fig.10) Tabla de estados
  DIAGRAMA DE ESTADOS:

Fig.11) Diagrama de estados

5. Implementar el Registro Universal (IC 74LS194), verificando el
funcionamiento:
a) Carga paralela
b) Desplazamiento derecha
c) Desplazamiento izquierda
d) Estado memoria

Fig.12) Registro universal

Tabla de estados

SR SL S0 S1 D0 D1 D2 D3 CLOCK Q0 Q1 Q2 Q3
X X 0 0 X X X X X Q0n-1 Q1n-1 Q2n-1 Q3n-1
A B C 0
X 0 0 1 X X X X B C 0 0
A 0 0 0
0 0 0 0
A B C 1
X 1 0 1 X X X X B C 1 1
C 1 1 1
1 1 1 1
0 X 1 0 X X X X 0 A B C
0 0 A B
0 0 0 A
0 0 0 0
1 X 1 0 X X X X 1 A B C
1 1 A B
1 1 1 A
1 1 1 1
X X 1 1 D0 D1 D2 D3 D0 D1 D2 D3
Fig.13) Tabla de estados
6. Analizar el funcionamiento del IC 74LS259, como registro direccionable,
compruebe su tabla de verdad y diagrama de tiempo.

Fig.14) Registro direccionable

 Tabla de estados

D A0 A1 A2 LE MR Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
x x x x 0 1 q0-1 q1-1 q2-1 q3-1 q4-1 q5-1 q6-1 q7-1
0 0 0 0 1 1 0 q1-1 q2-1 q3-1 q4-1 q5-1 q6-1 q7-1
1 0 0 0 1 1 1 q2-1 q2-1 q3-1 q4-1 q5-1 q6-1 q7-1
0 0 0 1 1 1 q0-1 0 q2-1 q3-1 q4-1 q5-1 q6-1 q7-1
1 0 0 1 1 1 q0-1 1 q2-1 q3-1 q4-1 q5-1 q6-1 q7-1
0 0 1 0 1 1 q1-1 q2-1 0 q3-1 q4-1 q5-1 q6-1 q7-1
1 0 1 0 1 1 q1-1 q2-1 1 q3-1 q4-1 q5-1 q6-1 q7-1
0 0 1 1 1 1 q0-1 q1-1 q2-1 0 q4-1 q5-1 q6-1 q7-1
1 0 1 1 1 1 q0-1 q1-1 q2-1 1 q4-1 q5-1 q6-1 q7-1
0 1 0 0 1 1 q0-1 q1-1 q2-1 q3-1 0 q5-1 q6-1 q7-1
1 1 0 0 1 1 q0-1 q1-1 q2-1 q3-1 1 q5-1 q6-1 q7-1
0 1 0 1 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 0 q6-1 q7-1
1 1 0 1 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 1 q6-1 q7-1
0 1 1 0 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 q5-1 0 q7-1
1 1 1 0 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 q5-1 1 q7-1
0 1 1 1 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 q5-1 q6-1 0
1 1 1 1 1 1 q0-1 q1-1 q2-1 q3-1 q4-1 q5-1 q6-1 1
 Diagrama de estados

 TABLA DE VERDAD:

CLEAR 𝐸̅ FUNCION
1 0 LATCH DIRECCIONABLE
1 1 MEMORIA
0 0 DEMULTIPLEXOR
0 1 CLEAR