FACULTAD DE INGENIERIA ELECTRONICCA Y ELECTRICA UNMSM

I. INTRODUCCIÓN:
El trabajo presentado a continuación explica la automatización del reloj en el proceso de alarmas
cumpliendo funciones específicas ordenadas antes de la programación, cumpliendo desde las 00:00 horas
hasta las 23:59hrs asiendo un control de automatización. Para dicho propósito, se ha empleado las
herramientas de software: PROTEUS (para la simulación)

En este trabajo se encuentran detalladas la operación productiva y el proceso paso a paso que hemos
realizado para crear la interfaz gráfica del reloj con sus funciones específicas que controlaran
automáticamente

La finalidad de este trabajo es la comprensión profunda del proceso estudiado, así como también
aprender a utilizar las herramientas (software) y las compuertas lógicas que esto pueda ser útil para
nuestros compañeros de la escuela de ingeniería electrónica en la realización de otros proyectos.

II. MARCO TEORICO:

Un reloj digital es un tipo de reloj que basa su funcionamiento en la electrónica digital para marcar el
tiempo.
Flip-Flop J-K
El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento de
entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J
y K. Si J y K son diferentes, la salida Q toma el valor de J durante la subida del siguiente pulso de
sincronismo.

𝑄𝑛 𝑄𝑛+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

𝑃̅ 𝐶̅ J K CLK 𝑄𝑛+1 ̅̅̅̅̅̅̅

𝑄𝑛+1
0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0 ↓ 𝑄𝑛 ̅̅̅̅
𝑄𝑛
1 1 0 1 ↓ 0 1
1 1 1 0 ↓ 1 0
1 1 1 1 ↓ ̅̅̅̅
𝑄𝑛 𝑄𝑛

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Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos high (alto),
entonces en la siguiente subida de clock la salida cambiará de estado. Puede realizar las funciones del flip-
flop set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar también como un flip-flop
T para conseguir la acción de permutación en la salida, si se conectan entre sí las entradas J y K. Esta
aplicación de permutar el estado, encuentra un uso extensivo en los contadores binarios.

Los flip flops almacenan temporalmente un estado hasta que se produzca un nuevo cambio y este pulso
saliente se va almacenando en el siguiente pulso hasta completar su valor máximo de almacenamiento y
lo desplaza hacia otro que iniciara un nuevo ciclo. Un ejemplo práctico de estos sería el de un numero de
vasos colocados en línea recta y vamos llenando desde el primero y cuando este se encuentre lleno
vaciaremos su contenido en el segundo, luego lo llenaremos nuevamente e iremos desplazando el
contenido de los vasos hasta conseguir llenarlos todos. La configuración de los flip flops es relativamente
fácil y no presenta mayor complicación a la hora de un montaje, los inconvenientes se presentan en los
límites de conteo es decir que cuente hasta 59 y en vez de mostrar 60 se reinicie en 00. Para esto es muy
importante la simulación y el tipo de flip flop que elijamos pues no todos presentan las mismas divisiones
de salida. En nuestro caso la compuerta 7493 presenta en uno de sus valores de salida la limitación a 6, la
cual nos favorece mucho pues los conteos de segundos y minutos presentan este comportamiento. Para
el caso de la limitación a 24tendremos que sumar y multiplicar las salidas cuando coincidan y utilizar los
reset para reiniciar el conteo cuando se llega al valor máximo.

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III. PASOS:
Proyecto:

Diseñar un reloj digital que muestre las horas de 0 a 23, 0 a 59 minutos, 0 a 59 segundos, utilizando flip
flop JK en modo asíncrono y circuitería auxiliar, debe tener señal de Inicio, Reset así mismo debe tener el
control del encendido y apagado de lámparas de 7:00pm hasta 11:45pm. Debe encender un televisor de
9:00pm y apagarla alas 10:00pm.

Empezaremos diseñando el temporizador con un 555 configurado de modo astable; generador de

pulsos de 1 segundo:

Formulas obtenidas por el datashett:

𝑇 = 𝑡1 + 𝑡2
𝑡1 = 0.693 ∗ (𝑅4 + 𝑅5) ∗ 𝐶1
𝑡2 = 0.693 ∗ 𝑅5 ∗ 𝐶1
El t1 es el tiempo que permanece en el estado de nivel alto (5 volt), el t2 es el tiempo que permanecerá
en el estado de nivel bajo (0 volt).

𝑡1 = 0.693 ∗ (1𝑘 + 15.3𝑘) ∗ 47𝑢𝐹 = 0.53𝑠

𝑡2 = 0.693 ∗ (15.3𝑘) ∗ 47𝑢𝐹 = 0.48𝑠
𝑇 = 0.53𝑠 + 0.48𝑠 ≅ 1𝑠

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AHORA DISEÑAREMOS EL SEGUNDERO:

La condición es:

 Debe contar de 0 hasta 59.

Para diseñar nuestro contador debimos tener en cuenta la tabla del comportamiento del flip flop J-K.

Tenemos que poner en estado alto al PRESET, CLEAR, J y K.

Tabla de verdad de una compuerta NAND:

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Usamos 4 flip flop J-K para el contador de la unidad que debe ser de 0 hasta 9, al usar 4 flip flop
obtendremos una cuenta binaria de 0 hasta 15, pero nosotros solo queremos que nos cuente hasta 9, lo
que hicimos fue colocar una compuerta NAND en el estado 10, la salida del NAND la manamos al CLEAR
del J-K para que resetee, y la cuenta empieza de nuevo.

La entrada del CLK del FLIP FLOP J-K, viene del NAND de la unidad, al usar 3 flip flop obtendremos una
cuenta binaria de 0 hasta 7, lo que hicimos fue colocar una compuerta NAND en el estado 6, y la salida de
esta compuerta la mandamos al CLEAR, para que la cuenta empiece de nuevo.

Decodificador y Display segundero:

DECENA UNIDAD

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AHORA DISEÑAREMOS EL MINUTERO

La condición es:

 Debe contar de 0 hasta 59.

Utilizaremos la misma lógica que el contador para el segundero.

En este caso la entrada de CLK del flip flop de menor peso, viene de la salida del NAND del contador de la
decena del SEGUNDERO.

Usamos 4 flip flop J-K para el contador de la unidad que debe ser de 0 hasta 9, al usar 4 flip flop
obtendremos una cuenta binaria de 0 hasta 15, pero nosotros solo queremos que nos cuente hasta 9, lo
que hicimos fue colocar una compuerta NAND en el estado 10, la salida del NAND la manamos al CLEAR
del J-K para que resetee, y la cuenta empieza de nuevo.

La entrada del CLK del FLIP FLOP J-K, viene del NAND de la unidad, al usar 3 flip flop obtendremos una
cuenta binaria de 0 hasta 7, lo que hicimos fue colocar una compuerta NAND en el estado 6, y la salida de
esta compuerta la mandamos al CLEAR, para que la cuenta empiece de nuevo.

Decodificador y Display minutero:

DECENA UNIDAD

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AHORA DISEÑAREMOS EL CONTADOR DE HORAS:

La condición es:

 Debe contar de 0 hasta 23.

En este caso la entrada de CLK del flip flop de menor peso, viene de la salida del NAND del contador de la
decena del MINUTERO.

En total usaremos 6 flip flop J-K, 4 flip flop para la unidad y 2 para la decena, para resetear el contador en
el número 23, lo que hemos hecho fue usar 2compuertas NAND y 1 compuerta AND, la primera
compuerta nand tiene las entradas del estado 10 del contador de unidades, la segunda compuerta nand
tiene la entrada del estado 2 de la decena y el estado 4 de la unidad y las entradas de la compuerta and
son las salidas de las dos compuertas nand.

TABLA DE VERDAD DE UN NAND TABLA DE VERDAD DE UNA AND

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V. RESULTADOS
 Se logró Identificar todas nuestras compuertas lógicas utilizando el conveniente.
 Se logró diseñar el sistema de simulación de proteos.
 Se logró la comunicación de la automatización de un reloj digital.
 Se logró automatizar el proceso de reloj digital con tareas específicas.
 Diagrama de tiempo de 0 a 9, en minutero y segundero.

VI. CONCLUSIONES
 En el presente proceso productivo es de vital importancia la consideración de la automatización
de un reloj digital, debido a que de estos dependen de la programación lógica que se le dio en el
momento de trabajar con las ordenanzas de las compuertas lógicas. Generando de esta manera,
mayor flexibilidad en la automatización en el trabajo del hombre.
 La implementación fue en un sistema de simulación PROTEUS permite la manipulación,
monitoreo del proceso RELOJ DIGITAL.