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Amd Opteron PDF
Amd Opteron PDF
COMPATIBILIDAD CON LA
ARQUITECTURA x86
Direcciones virtuales de 64 bit.
Direcciones físicas de 52 bit.
Se extienden las instrucciones
aritmético-lógicas de enteros a 64
bit.
Se dobla el número de registros
de propósito general (GPRs) y los
registros de extensión SIMD
(SSE) (de 8 a 16 en ambos casos).
Se amplían los GPRs de 32 a 64
bit.
MICROARQUITECTURA
DEL NÚCLEO
MICROARQUITECTURA
DEL NÚCLEO
Consta de:
12 etapas para operaciones de enteros.
17 etapas para operaciones en punto flotante.
Suficientemente largo como para obtener buenos resultados a alta frecuencia.
Suficientemente corto como para obtener buen IPC.
7 ciclos para las etapas de fetch y decode en los que la latencia viene salvaguardada por el predictor de
saltos.
En la operación de carga el acceso a memoria cache de datos L1 tiene lugar en la etapa 11 y en la
siguiente etapa el dato se encuentra en el CDB.
PIPELINE
L1:
Cache de datos e instrucciones (L1)
separadas:
Tamaño: 64 Kbytes.
Asociativa por conjuntos.
Indexadas linealmente.
8 vías.
Marcos de bloque de 4
Kbytes.
Longitud de palabra de 64
bytes.
TLB asociativa:
32 entradas correspondientes
a páginas de 4 Kbytes.
8 entradas correspondientes a
páginas de 2 a 4 Mbytes.
CACHES
L2:
Tamaño: 1 Mbyte.
Asociativa por conjuntos de 16 vías.
Política de reemplazamiento pseudo-LRU:
2 vías por sector.
LRU asociada a cada sector
Se utilizan la mitad de bits que para LRU obteniendo el mismo resultado.
El protocolo MOESI (Modified, Owner, Exclusive, Shared, Invalid) garantiza coherencia en la
cache.
TLB asociativa por conjuntos de 4 vías con 512 entradas correspondientes a páginas de 4
Kbytes.
Existe un filtro HW que impide la eliminación innecesaria de páginas de la TLB. Solamente
se limpia la TLB cuando se producen modificaciones en la paginación de las estructuras de
datos.
INSTRUCTION FETCH
AND DECODE
La unidad de fetch envía a la unidad scan/align 16 bytes de instrucción por ciclo (las
instrucciones pueden variar de 1 a 15 bytes).
La unidad scan/align escanea los bytes y marca los límites de cada instrucción.
Las instrucciones se traducen en μops de longitud fija mediante:
Fastpath decoders (decodificadores HW ).
Microcódigo.
INSTRUCTION FETCH
AND DECODE
Fastpath decoders:
Pueden traducir hasta 3 instrucciones por ciclo.
La mayoría de las instrucciones que se decodifican en 1 ó 2 μops usan estos
decodificadores.
Opteron posee más recursos Fastpath que Athlon.
Microcódigo:
Sólo se traduce 1 instrucción por ciclo.
PREDICTOR
DE SALTOS
Predictor híbrido.
El mecanismo de selección elige entre
predicción estática y la tabla de
historia global.
La tabla de historia global posee dos
contadores saturados de 2 bits.
La pila de direcciones de retorno
(RAS) almacena conjuntamente cada
salto con su dirección de retorno.
Cuando se lee una línea de la cache de
datos se guarda la información de
predicción de salto y los últimos bits en
L2 (en el campo de código de
corrección de errores de cache).
PREDICTOR
DE SALTOS
¿CÓMO SE INTEGRA TODO LO ANTERIOR?
UNIDADES DE ENTEROS
Y PUNTO FLOTANTE
Conexión bidireccional con memoria DDR a 333 MHz (ancho de banda de 128 bits).
HYPERTRANSPORT
3 conexiones con un ancho de banda de 16 bits (3.2 Gbytes/s por dirección).
Procesador:
16 bits de paridad para 128 bits de datos.
Los errores del sistema ECC se envían a una arquitectura de comprobación que informa de
los fallos con suficiente información para diagnosticar el error.
¿CÓMO SE INTEGRA ESTO ÚLTIMO?
MULTIPROCESAMIENTO
Nº de DIMMs 8 16 32
Nº de conexiones HyperTransport 3 4 4
Los procesadores se agrupan en grupos de 4, cada uno con E/S y memoria local
independientes.
Los 4 procesadores comparten un par de caches remotas y filtros snoop (reducen el
tráfico entre interruptores e incrementan el ancho de banda).
Cada grupo de procesadores se conecta con el resto mediante dos interruptores
coherentes (SW0 y SW1) y seis conexiones HyperTransport.
BIBLIOGRAFÍA
Chetana N. Keltcher et al, ‘The AMD Opteron Processor for Multiprocessor Servers’, IEEE Micro, vol. 23, no 2,
2003, pp. 66-76
http://www.amd.com
http://www.amd.com/us-en/assets/content_type/DownloadableAssets/MPF_Hammer_Presentation.PDF
http://chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html
http://h20000.www2.hp.com/bc/docs/support/SupportManual/c00238028/c00238028.pdf
http://www.devx.com/amd/Article/16019
FIN DE LA PRESENTACIÓN