Familia x86
8086 5MHz..10MHz
Registros de 16 bits
Bus de datos de 16 bits
Dos vas A0/BH
Bus de direcciones 20 bits
16 lneas compartidas con las de datos.
Ciclo de bus de 4 periodos de reloj.
Esquema de direccionamiento segmentado.
Segmento (16 bits):Desplazamiento(16 bits)
8086 chip set
PROCESADORES
8086 CPU de 16 bits
8087 NDP Numeric Data Processor
8089 IOP Procesador de entradas/salidas
CONTROLADORES DE BUS
8288 Controlador de Bus
8282 Latch de direcciones octal
8286 Transceptor de datos octal
CONTROLADORES DE SISTEMA
8259 Controlador programable de interrupciones
8237 Controlador programable de DMA
CONTROLADORES DE PERIFRICOS
8251 Controlador programable de Interfaz serie
8255 Controlador programable de Interfaz paralelo
8275 Controlador programable de C.R.T.
8272 Controlador programable de discos flexibles
80186 (10MHz..12MHz)
Incluye funciones extra en el chip, que en los
sistemas 8086 eran realizadas por controladores
separados.
Generador de seal de reloj
2 canales de DMA (con bus de direcciones de 20 bits)
3 contadores programables de 16 bits
Controlador de interrupciones (hasta 128 externas)
Generador programable de estados de espera
Unidad programable de decodificacin de direcciones
(para activar el chip select)
16 nuevas instrucciones
80286 100.000 transistores
(6MHz..12MHz)
Separacin fsica del bus de datos y el bus de direcciones
(este de 24 lneas y aquel de 16)
Reduccin del ciclo de bus a 2 periodos de reloj
Introduccin de lgica gestin y proteccin de memoria
Modo Real
el modo compatible 8086
Modo Protegido
uso completo de las 24 lneas del bus de direcciones,
gestin de proteccin de memoria
(El procesador arranca en modo real y es conmutable a modo
protegido, pero luego es necesario resetearlo para volver al
modo real)
Uso del bit A20 de direcciones.
80386
(16MHz..33MHz)
Bus de datos de 32 bits
Tamao de palabra (registros) de 32 bits
Bus de direcciones de 32 bits
Segmentacin y paginado virtual
Gestin de proteccin de memoria
Proteccin por niveles de ejecucin
Puertas de acceso a otros niveles
Nuevo modo de direccionamiento (ndice escalado)
Nuevas instrucciones (sobre todo de manejo de bits)
Permite la conmutacin entre el modo real y el modo protegido
en caliente
Introduce el modo virtual
(el modo Real en una particin de 1M de memoria)
80386 bis. Modo Real
Es posible usar los registros de 32 bits
No obstante los registros son multicara:
EAX (registro de 32 bits)
AX (registro de 16 bits)
AH, AL (registros de 8 bits)
Admite nuevos modos de direccin en los que
cualquier registro de 32 bits puede ser utilizado como
registro base o registro ndice.
Introduce un nuevo modo de direccionamiento que
es el ndice escalado:
Es posible multiplicar un registro por un escalar en la
especificacin de una direccin
MOV AX, [EBX*2]
INC EBX
80386 bis. Modo Protegido
SEGMENTO(16..
0)
0FFSET(31..0)
Tabla de
segmentos
Descriptor
direccin desegmento
+
offset
direccin virtual
DIR
TAB
OFFSET
L
CR3
pagina
offset
80486 1 milln de transistores
(16MHz..33MHz)
Se mantienen los tamaos de registros y ancho de buses del 386
Se introduce la ejecucin segmentada de las instrucciones
Se introduce memoria cach dentro del chip.
(uno por va de datos de 8 bits)
Se incorpora el ciclo burst en las lecturas:
(pero no como unidad funcional sino como coprocesador, como dos chips en
uno)
Se aaden los pins de paridad (4)
(En 386 era externa).
(8k bytes 2-way associative 8k bytes para datos y para instrucciones)
Se introduce el coprocesador matemtico dentro del chip
(5 etapas de ejecucin dando un periodo por instruccin)
puede realizar cuatro ciclos de lectura de memoria en tan slo cinco periodo (21-1-1) cuando tericamente se necesitan 8 (2-2-2-2) (Esta modalidad de acceso
slo est prevista para cuatro accesos consecutivos)
Se aaden 6 nuevas instrucciones
Se aumenta la frecuencia de reloj al doble
Control de A20 mediante un pin de entrada activo a nivel bajo
Pentium 3.1 millones de transistores
(60MHz..200MHz)
Se introduce la tcnica super escalar.
Bus de datos de 64 bits.
2 cach internas
(2 pipelines de cinco etapas cada uno -seguidos del pipeline de la unidad fp con tres etapas
ms) Uno de los cauces, V, ejecuta instrucciones simples (INC DEC ADD SUB MUL...) y
est cableado, el otro, U, ejecuta las instrucciones complejas (REP STOW...) y est
microprogramado.
Una para datos y otra para instrucciones, esta ltima de slo lectura
El coprocesador interno se ha acelarado al incorporar la segmentacin (10 veces el del
486)
Lgica de prediccin de saltos
Permite trabajar con pginas de 4k (manteniendo la compatibilidad con 386 y 486) o con
pginas de 4M.
Incorpora 2 conjuntos de TLB, uno para cdigo y otro para datos. La TLB de datos tiene 64
entradas para pginas de 4k o 8 para pginas de 4M. La TLB de instrucciones tiene32
entradas para pginas de 4K. (386/486 tenan una nica tabla de 32 entradas para datos y
cdigo simultneamente)
Es posible realizar ciclos burst de escritura de memoria, adems de lectura.
Contiene la lgica para trabajar con otro procesador en un entorno multiprocesador.
Contiene la lgica para trabajar con una cach externa como segundo nivel de cache L2
Pentium pro. 5.5 millones de
transistores. (150MHz..200MHz)
introduce el concepto de dual cavity: Incluye la L2 en el mismo
empaquetamiento fsico, aunque tcnicamente est separada del
procesador. 256Kb. Manteniendo la cach internas (8k+8k).
Se aproxima en concepto a los procesadores RISC: Las
instrucciones tradicionales 8086 se decodifican en subinstrucciones
internas que son las que realmente se ejecutan en los cauces de
segmentacin. Todas las instrucciones internas tienen un formato
tridico lo que conlleva la introduccin de una gran cantidad de
registros internos en los que mantener los datos con los que trabajan
estas instrucciones.
Es un procesador supersegmentado porque los cauces se desarrollan
en 12 ( frente a las cinco hasta ahora) etapas
Es un procesador superescalar porque contiene varias unidades de
ejecucin simultnea.
Admite ejecucin fuera de orden (especulativa), aunque no en accesos
de escritura a memoria.
Gestiona la prediccin de los saltos.
Tecnologa MMX. (extensin
multimedia)
Se refiere a una posible extensin de las capacidades de los
procesadores para adaptarse mejor a entornos multimedia. Ello
se logra incorporando funciones propias de un DSP (Proceso
digital de seales)
mmx del procesador comparte registros con la FPU
Register aliasing: La misma batera de registros llamadas
con diferente nombre
Maneja 4 tipos de datos sobre un registro de 64 bits.
Cudruple palabra 64 bits
Doble palabra empaquetada 2x32 bits
Palabra empaquetada 4*16 bits
Byte empaquetado 8x8 bits
Incorpora hasta 57 nuevas instrucciones especficas mmx.
Pentium II (233..450MHz )
Integra una cach L2 de 256 Kbytes
Asociativa 4 vas 32 bytes por bloq
ue.
Ejecucin dinmica
MMX
Coprocesador matemtico integrado
Cach L1 de instruccin (16 K) y datos (16 K)
Asociativa 4 vas con bloque de 32 bytes
Con Registros programables de rangos de
direcciones cacheables
Pentium III (500...1GHz)
Aade extensiones Streaming SIMD
Orientado a mejorar el rendimiento de grficos 3D
Arquitectura Dual Independ Bus (desde Pentium Pro)
Acceso a cach L2 independiente del acceso al bus externo. Yendo a
mayor velocidad el bus de cach
Soporte para Multiprocesamiento
2 procesadores
Pentium 4 (..3.8GHz)
Intel NetBurst Microarchitecture
Hyper-Threading Technology
Hyper-Pipelined Technology
1066MHz, 800 MHz, 533 MHz or 400 MHz
System Bus
Level 1 Execution Trace Cache
Enhanced Intel SpeedStep Technology
Intel Enhanced Memory 64 Technology
(Intel EM64T)
