A R M

Cor tex

EQUIPO 4
Las soluciones que ofrecen los CPU Cortex son
desarrollados de manera especifica para cada dominio y
aplicación

Son dispositivos de bajo costo, baja alimentación eléctrica

y con CPU’s eficientes

ARM es una arquitectura RISC (Reduced Instruction Set

Computer) de 32 bits y de 64 Bits. Un enfoque de diseño
basado en RISC permite que los procesadores ARM
requieran una cantidad menor de transistores que los
procesadores x86 CISC, típicos en la mayoría de
ordenadores personales. Este enfoque de diseño nos
lleva, por tanto, a una reducción de los costes, calor y
energía. Estas características son deseables para
dispositivos que funcionan con baterías, como los
teléfonos móviles, tabletas, etc.
El ARM Cortex-R
Es una familia de núcleos de procesador RISC
ARM de 32 bits con licencia de Arm Holdings.
Los núcleos están optimizados para
aplicaciones duras en tiempo real y críticas
para la seguridad. Los núcleos de esta familia
implementan el perfil ARM Real-time (R), que
es uno de los tres perfiles de arquitectura, los
otros dos son el perfil de Aplicación (A)
implementado por la familia Cortex-A y el perfil
de Microcontrolador (M) implementado por
Familia Cor tex-M. La familia de
microprocesadores ARM Cortex-R actualmente
consta de ARM Cortex-R4 (F), ARM Cortex-R5
(F), ARM Cortex-R7 (F), ARM Cortex-R8 (F) y
ARM Cortex-R52 (F ).
1. incluye la tecnología Thumb®-2 para obtener una densidad de código
y un rendimiento de procesamiento óptimos.
2. La tubería tiene una unidad lógica aritmética (ALU) dual, con doble
emisión de instrucciones para la utilización eficiente de otros recursos
3. El procesador tiene coherencia de caché de datos de Nivel 1 (L1) en
un clúster con hasta cuatro núcleos.
4. Se proporciona un Puerto de Coherencia de Acelerador (ACP) de
hardware opcional para reducir las operaciones de mantenimiento de
la memoria caché del software cuando se comparten regiones de
memoria con otros maestros.
5. La latencia de interrupción se mantiene baja mediante la interrupción y
el reinicio de varias instrucciones de almacenamiento de carga, y
mediante el uso de un controlador de interrupción integrado.
• La memoria de acoplamiento apretado (TCM) ofrece determinismo
y una latencia muy baja, pero tiene memoria limitada.
• La RAM local, almacenada en caché por L1, ofrece una mejor
latencia baja que TCM, pero las latencias aún están limitadas, por
lo que es determinista

7. El Código de corrección de errores (ECC) opcional se puede usar en

todos los puertos del procesador y en las memorias L1 para
proporcionar una confiabilidad mejorada y abordar las aplicaciones
críticas de fallas.

Un ejemplo de una aplicación
crítica de seguridad en tiempo real
difícil sería un moderno sistema de
fr enado electrónico en un
automóvil. El sistema no solo
necesita ser rápido y responder a
una gran cantidad de datos
ingresados en el sensor, sino que
también es responsable de la
seguridad humana. Un fallo de
este sistema podría provocar
lesiones graves o la muerte.
Procesador que cuenta con hasta cuatro núcleos, con:
Una tubería superescalar.
La predicción de rama dinámica tiene PREDictor (PRED)
RAM para el búfer de historial global (GHB) y una pila de retorno de 8 entradas.
- Compatibilidad con el modo de latencia de interrupción baja y el modo de
latencia de interrupción normal.
- Una unidad de punto flotante (FPU) opcional en cada núcleo.
- Un puerto de reconstrucción de memoria (MRP) y una Unidad de Monitoreo de
Desempeño (PMU) en cada núcleo.
- Una señal de error fatal que indica que los datos escritos desde el núcleo
podrían estar dañados.
Un sistema de memoria Harvard L1 para cada núcleo con:
- Una unidad de protección de memoria (MPU) con una resolución mínima de
256 bytes.
- Caché de instrucciones opcional y caché de datos, con tamaño de 0KB, 4KB,
8KB, 16KB, 32KB, o 64KB.
Una unidad de control Snoop (SCU) que conecta cada núcleo al sistema de
memoria a través de las interfaces AXI3.
Temporizadores privados integrados, un temporizador de vigilancia y un
temporizador global.
La capacidad de implementar lógica de procesador para la detección de fallas.
Interfaz ETM / ATB opcional con instrucciones completas y rastreo de datos, con:
- Un ETM, estáticamente compartido entre cada núcleo.
- Hasta cuatro ETM, uno dedicado a cada núcleo según la cantidad de núcleos
implementados.
Arquitectura
El procesador Cortex-R8
• implementa la arquitectura
ARMv7-R
• Conjuntos de instrucciones
de ARM de 32 bits
•Instrucciones de
Procesamiento de Señal
Digital (DSP) de Instrucción
Única
• Datos Múltiples (SIMD) que
operan en 16 bits o 8
Valores de datos de bits en
registros de 32 bits.
• La Unidad de punto flotante
(FPU) implementa la
arquitectura VFPv3-D16
 Interfaz de procesador
El bloque de interfaz del procesador se conecta a la interfaz ETM del
procesador Cortex-R8. Rastrea la información de ejecución y
especulación desde el núcleo, decodifica las señales de control y pasa la
información a las interfaces internas
Interfaz ATB
El bloque de la interfaz ATB lee hasta cuatro u ocho bytes de información
de paquetes desde el FIFO y los envía a través de la interfaz ATB.
Sello de tiempo global
El procesador Cortex-R8 ETM admite la conexión a una fuente de marca
de tiempo global. Esto proporciona una marca de tiempo de 48 o 64 bits
que se puede utilizar para la creación de perfiles de grano grueso y la
correlación de las fuentes de seguimiento. ARM recomienda que el
contador de la marca de tiempo no sea más lento que el 10% del reloj
del procesador Cortex-R8
Interfaz APB
El bloque de interfaz APB implementa la interfaz al APB, que proporciona
acceso a los registros programables. Proporciona la decodificación de
direcciones y la canalización de la dirección y los datos hacia y desde el
APB
Generador de rastreo de datos
El bloque generador de rastreo de datos genera paquetes de rastreo
que son una forma comprimida de la transferencia de datos externa
proporcionada por la generación de rastreo del procesador Cortex-R8.
Los paquetes de seguimiento se pasan luego a la FIFO.
Recursos y lógica de filtrado.
Los recursos y los bloques lógicos de filtrado contienen varios
comparadores y máquinas de estado que están programados por el
software de rastreo para activar y filtrar la información de rastreo.
Comienzan y detienen la generación de trazas, según las condiciones
que se hayan establecido.
generador de trazas de nstrucción
El bloque generador de rastreo de instrucciones genera los paquetes de
rastreo que son una forma comprimida de la información de ejecución
proporcionada por la generación de rastreo del procesador Cortex-R8.
Los paquetes de seguimiento se pasan luego a la FIFO.

Debug Instruction trace Advanced trace

advanced APB Instruction FIFO ATB interface
Interface generator bus ATB
peripheral
bus
Data trace Advanced trace
Registers Data FIFO ATB interface
generator bus ATB

Resources and
filtering logic
Cortex-r
processor
ETM Processor trace
interface interface
DISEÑO
• Alta frecuencia de reloj
• Mayor capacidad de pipeline
• Determinista, lo que significa baja
latencia de interrupción

CARACTERÍSTICAS DEL SISTEMA

• Unidad de protección de memoria MPU
• Memoria caché
• Memoria estrechamente acoplada TCM
MERCADO
• Microcontroladores industriales
• Automotriz
• Controladores de disco duro
• Módem de banda base

Aplicaciones críticas en tiempo

real y / o de seguridad incluyen:

• Dispositivo médico
• Controlador lógico programable
(PLC)
• Unidades de control electrónico
(ECU) para una amplia variedad de
aplicaciones
• Robótica
• Aviónica
• Control de movimiento