Experiencia N° 06: Circuitos

2017 Multiplexores y
Demultiplexores
(INFORME PREVIO)
Alumno: Lizonde Peredo, James FIEE - 2017 I
Código: 15190167 Universidad
Nacional
Profesor: Ing. Oscar Casimiro Pariasca
Mayor de
Horario: Martes 14:00-16:00hrs San Marcos

Laboratorio de Circuitos Digitales I

 EXPERIENCIA N° 06: CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES

CUESTIONARIO PREVIO
1. ¿Qué es un circuito multiplexor? Y un demultiplexor? Explique

Un multiplexor (MUX) es un dispositivo que permite dirigir la información

digital procedente de diversas fuentes a una única línea para ser transmitida a través de
dicha línea a un destino común. El multiplexor básico posee varias líneas de entrada
de datos y una única línea de salida. También posee entradas de selección de datos,
que permiten conmutar los datos digitales provenientes de cualquier entrada hacia la
línea de salida. A los multiplexores también se les conoce como selectores de datos.

Un demultiplexor (DEMUX) básicamente realiza la función contraria a la del

multiplexor. Toma datos de una línea y los distribuye a un determinado número de
líneas de salida. Por este motivo, el demultiplexor se conoce también como
distribuidor de datos. Como veremos, los decodificadores pueden utilizarse también
como demultiplexores.

2. En el siguiente circuito multiplexor. Conectar el circuito para obtener la

función
𝑌(𝐴,𝐵,𝐶,𝐷) = 𝐴𝐵𝐶 + 𝐴𝐵̅ 𝐶𝐷 + 𝐴̅𝐵 𝐶̅ 𝐷
Hallar la tabla de verdad, donde
𝐴 = MSB (bit más significativo)
𝐷 = LSB (bit menos significativo)
¿Que MUX comercial utilizaría?
En la Figura 1.1, si EN esta en estado bajo y un código binario de tres bits en las
entradas de selección de datos (S) va a permitir que los datos de la entrada
seleccionada pasen a la salida de datos. Sea 𝐴 = 𝑆0 , 𝐵 = 𝑆1 𝑦 𝐶 = 𝑆2 . Si aplicamos
un 0 binario (𝐶 = 0, 𝐵 = 0 𝑦 𝐴 = 0) a las líneas de selección de datos, los datos de la
entrada 𝐷0 aparecerán en la línea de datos de salida. Si aplicamos un 1 binario
(𝐶 = 0, 𝐵 = 0 𝑦 𝐴 = 1), los datos de la entrada 𝐷1 aparecerán en la salida de datos. Si
se aplica un 2 binario (𝐶 = 0, 𝐵 = 1 𝑦 𝐴 = 0), obtendremos en la salida los datos de
𝐷2 . Si aplicamos un 3 binario ( 𝐶 = 0, 𝐵 = 1 𝑦 𝐴 = 1 ), los datos de 𝐷3 serán
conmutados a la línea de salida. Así sucesivamente hasta obtener el binario 7 (𝐶 = 1,
𝐵 = 1 𝑦 𝐴 = 1 ), obtendremos en la salida los datos de 𝐷7 .El resumen del
funcionamiento se puede ver en la Tabla 1.1.

FIGURA 1.1 Símbolo lógico para el multiplexor/selector de datos de 8 entradas 74LS151.

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ENTRADA DE SELECCIÓN ENTRADA

DE DATOS SELECCIONADA
𝐶 𝐵 𝐴 𝑌 𝑌̅
0 0 0 𝐷0 ̅̅̅
𝐷0
0 0 1 𝐷1 ̅̅̅
𝐷1
0 1 0 𝐷2 ̅̅̅
𝐷2
0 1 1 𝐷3 ̅̅̅
𝐷3
1 0 0 𝐷4 ̅̅̅
𝐷4
1 0 1 𝐷5 ̅̅̅
𝐷5
1 1 0 𝐷6 ̅̅̅
𝐷6
1 1 1 𝐷7 ̅̅̅
𝐷7
̅̅̅̅̅̅̅̅̅̅̅̅ en estado
TABLA 1.1 Selección de datos de un multiplexor de 8 entradas 74LS151. (𝑬𝑵𝑨𝑩𝑳𝑬
bajo).

Ahora veamos la circuitería lógica necesaria para implementar esta operación de

multiplexación. La salida de datos es igual al estado de la entrada de datos
seleccionada. Por tanto, podemos deducir una expresión lógica para la salida en
función de las entradas de datos y de las entradas de selección.

La salida de datos es igual a 𝐷0 solo si 𝐶 = 0, 𝐵 = 0 𝑦 𝐴 = 0 ∶ 𝑌 = 𝐴̅𝐵̅ 𝐶̅ 𝐷0

La salida de datos es igual a 𝐷1 solo si 𝐶 = 0,
La salida de datos es igual a 𝐷2 solo si 𝐶 = 0,
La salida de datos es igual a 𝐷3 solo si 𝐶 = 0,
La salida de datos es igual a 𝐷4 solo si 𝐶 = 1,
La salida de datos es igual a 𝐷5 solo si 𝐶 = 1,
La salida de datos es igual a 𝐷6 solo si 𝐶 = 1,
La salida de datos es igual a 𝐷7 solo si 𝐶 = 1,
𝐵 = 0 𝑦 𝐴 = 1 ∶ 𝑌 = 𝐴𝐵̅ 𝐶̅ 𝐷1
𝐵 = 1 𝑦 𝐴 = 0 ∶ 𝑌 = 𝐴̅𝐵𝐶̅ 𝐷2
𝐵 = 1 𝑦 𝐴 = 1 ∶ 𝑌 = 𝐴𝐵𝐶̅ 𝐷3
𝐵 = 0 𝑦 𝐴 = 0 ∶ 𝑌 = 𝐴𝐵̅ 𝐶̅ 𝐷4
𝐵 = 0 𝑦 𝐴 = 1 ∶ 𝑌 = 𝐴𝐵̅ 𝐶𝐷5
𝐵 = 1 𝑦 𝐴 = 0 ∶ 𝑌 = 𝐴𝐵𝐶̅ 𝐷6
𝐵 = 1 𝑦 𝐴 = 1 ∶ 𝑌 = 𝐴𝐵𝐶𝐷7

Si se aplica la operación OR a estos términos, la expresión total para la salida de datos

es:
𝑌 = 𝐴̅𝐵̅ 𝐶̅ 𝐷0 + 𝐴𝐵̅ 𝐶̅ 𝐷1 + 𝐴̅𝐵𝐶̅ 𝐷2 + 𝐴𝐵𝐶̅ 𝐷3 + 𝐴𝐵̅ 𝐶̅ 𝐷4 + 𝐴𝐵̅ 𝐶𝐷5 + 𝐴𝐵𝐶̅ 𝐷6 + 𝐴𝐵𝐶𝐷7
Hacemos 𝐷0 = 0, 𝐷1 = 0, 𝐷2 = 𝐷, 𝐷3 = 0, 𝐷4 = 0, 𝐷5 = 𝐷, 𝐷6 = 0 𝑦 𝐷7 = 1 para
obtener la función: 𝑌 = 𝐴𝐵𝐶 + 𝐴𝐵̅ 𝐶𝐷 + 𝐴̅𝐵 𝐶̅ 𝐷
Expresamos la función como suma de productos (minterminos):
Aplicando algebra de Boole:
𝑌 = 𝐴𝐵𝐶(𝐷 + 𝐷 ̅ ) + 𝐴𝐵̅ 𝐶𝐷 + 𝐴̅𝐵𝐶̅ 𝐷
𝑌 = 𝐴𝐵𝐶𝐷 + 𝐴𝐵𝐶𝐷 ̅ + 𝐴𝐵̅ 𝐶𝐷 + 𝐴̅𝐵𝐶̅ 𝐷

La función 𝑌(𝐴,𝐵,𝐶,𝐷)se encuentra en estado alto cuando el binario de entrada sea 1111,
1110, 1011 y 0101, donde A(MSB) y D(LSB).
Veamos la Tabla 1.2:

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ENTRADA SALIDA
𝐴 𝐵 𝐶 𝐷 𝑌
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 1 𝐴̅𝐵 𝐶̅ 𝐷
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1 𝐴𝐵̅ 𝐶𝐷
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 1 ̅
𝐴𝐵𝐶𝐷
15 1 1 1 1 1 𝐴𝐵𝐶𝐷
TABLA 1.2 Tabla de verdad de la función 𝒀(𝑨,𝑩,𝑪,𝑫) .

En la simulación, tenemos:

FIGURA 1.2 Simulación de la función 𝑌(𝐴,𝐵,𝐶,𝐷) en Proteus 8 Profesional.

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3. Explique claramente cuál es la función de cada circuito integrado de los

circuitos del procedimiento experimental

 C.I. 74LS139

El circuito integrado 74139 o subfamilia (74LS139, 74F139, 74S139,

74HCT139,..) es un circuito integrado que tiene la función de un doble decodificador /
demultiplexor binario de 2 bits (1:4).

Con las tres entradas que posee el circuito podemos realizar 4 combinaciones
diferentes en binario, de 00 a 11 que nos activaran una de las salidas Yn. Este circuito
integrado una de las utilidades que tiene en la práctica es para seleccionar memorias y
periféricos en el espacio de memoria de los sistemas con microprocesadores. La
habilitación del 74139 se realiza cuando la entrada G (G1 o G2) la llevamos a nivel
bajo. Con este decodificador/demultiplexor se pueden realizar otros más grandes
haciendo uso de la entrada G. Aunque en la familia de circuitos TTL tenemos otros
con más entradas y salidas:

 74138 Decodificador / demultiplexor binario de 3 bits (1:8).

 74154 Decodificador / demultiplexor binario de 4 bits (1:16).
La relación de pines de este integrado es la siguiente:

 A, B: Entradas de selección, según la combinación binaria que

coloquemos tendremos activada la salida Yn correspondiente.
 G: Entrada de validación, activa a nivel bajo.
 Y0, Y1, Y2, Y3: Salidas del decodificador activas a nivel bajo (0V),
solo puede haber una activa a nivel bajo.

ENTRADA SALIDA
𝑩 𝑨 𝑮 𝒀𝒏
X X 1 –
0 0 0 𝑌0
0 1 0 𝑌1
1 0 0 𝑌2
1 1 0 𝑌3
TABLA 2.1 Tabla de verdad del Demultiplexor 74LS139

 C.I. 74LS151
El 74LS151 tiene ocho entradas de datos (D0 −D7) y, por tanto, tres líneas de
entrada de dirección o de selección de datos (S0-S2). Se necesitan tres bits para
seleccionar cualquiera de las ocho entradas de datos (23 = 8). Un nivel BAJO en la
entrada de habilitación permite que los datos de entrada seleccionados pasen a la
salida. Observe que se encuentran disponibles tanto la salida de datos como su
complemento. En la Figura 2.1 (a) se muestra el diagrama de pines y en la parte (b) el
símbolo lógico ANSI/IEEE.

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FIGURA 2.1 Diagrama de pines y símbolo lógico para el multiplexor/selector de datos de 8

entradas 74LS151

En este caso no hay necesidad de tener un bloque de control común en el símbolo

lógico, ya que sólo hay que controlar un único multiplexor, y no cuatro como en el
74HC157. La etiqueta dentro del símbolo lógico indica la relación AND entre las
entradas de selección de datos y cada una de las entradas de datos, de la 0 a la 7. Este
dispositivo puede estar disponible en otras familias CMOS o TTL. Consulte el sitio
web de Texas Instruments en www.ti.com.

 C.I. 74LS153

Selector y Multiplexor de Datos Dual de Cuatro a 1 Línea 74LS153

Circuito integrado TTL 74LS153. Selector y multiplexor de datos dual de
cuatro a una línea.
Los multiplexores son circuitos combinacionales con varias entradas y una
única salida de datos. Están dotados de entradas de control capaces de seleccionar una,
y sólo una, de las entradas de datos para permitir su transmisión desde la entrada
seleccionada hacia dicha salida.
En el campo de la electrónica el multiplexor se utiliza como dispositivo que
puede recibir varias entradas y transmitirlas por un medio de transmisión compartido.
Para ello lo que hace es dividir el medio de transmisión en múltiples canales, para que
varios nodos puedan comunicarse al mismo tiempo.
Especificaciones

 Tipo de la lógica: Multiplexor

 N º de canales: 2
 Voltaje: 4.75 a 5.25 V
 Temperatura de funcionamiento: 0 ° C a +70 C
 Tipo de familia: LS
 Encapsulado DIP

 C.I. 74LS155

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Doble decodificador de 2 a 4 líneas, ó doble demultiplexor de 1 a 4 líneas

74LS155. Líneas de dirección compartida y strobes individuales. También puede
operar como 1 decodificador de 3 a 8 líneas ó 1 demultiplexor de 1 a 8 líneas. TTL
Un demultiplexor es un circuito combinacional que tiene una entrada de
información de datos d y n entradas de control que sirven para seleccionar una de las
2nsalidas, por la que ha de salir el dato que presente en la entrada. Esto se consigue
aplicando a las entradas de control la combinación binaria correspondiente a la salida
que se desea seleccionar.
Características:

 Doble decodificador de 2 a 4 líneas, o doble demultiplexor de 1 a 4 líneas

 Líneas de dirección o selección compartidas y strobes individuales.
 También puede operar como 1 decodificador de 3 a 8 líneas o 1 demultiplexor
de 1 a 8 líneas
 Los strobes individuales permiten la conección en cascada de varias unidades
para decodificar o demultiplexar palabras de mayor longitud de bits
 Tecnología: TTL Low Schottky (LS)
 Voltaje de alimentación: 4.75 V a 5.25 V
 Encapsulado: PDIP 16 pines

 C.I. 74LS157
El 74HC157, al igual que su versión LS, está formado por cuatro multiplexores
de dos entradas. Cada uno de los cuatro multiplexores comparten una misma línea de
selección de datos y una de habilitación (enable). Ya que sólo existen dos entradas de
datos que puedan ser seleccionadas en cada multiplexor, es suficiente con tener una
única entrada de selección.
Un nivel BAJO en la entrada de habilitación permite al dato de entrada
seleccionado pasar a la salida.
Un nivel ALTO en la entrada evita que los datos pasen a la salida, es decir,
inhabilita los multiplexores. Este dispositivo puede estar disponible en otras familias
CMOS o TTL. Consulte el sitio web de Texas Instruments en www.ti.com.

Símbolos lógicos ANSI/IEEE.

En la Figura 2.2(a) se muestra el diagrama de pines del 74LS157 y su símbolo
lógico ANSI/IEEE en la Figura 2.2(b). Observe que los cuatro multiplexores se
representan mediante divisiones del bloque y que las entradas comunes a los cuatro
multiplexores se indican como entradas al bloque recortado de la parte superior, que
recibe el nombre de bloque común de control. Todas las etiquetas dentro del bloque
superior del MUX se aplican a los bloques que haya por debajo. Observe las etiquetas
1 y de los bloques del MUX y la etiqueta G1 en el bloque común de control. Estas
etiquetas son un ejemplo del sistema de notación de dependencia especificado en el
estándar ANSI/IEEE 91-1984. En este caso, G1 indica una relación AND entre la
entrada de selección de datos y las entradas de datos designadas por 1 ó 1̅.
El indica que la relación AND se aplica al complemento de la entrada G1. En
otras palabras, cuando la entrada de selección está a nivel ALTO, se seleccionan las
entradas B de los multiplexores y, cuando la entrada de selección está a nivel BAJO,
se seleccionan las entradas A. Para indicar dependencia AND siempre se usa una “G”.
Otros aspectos de la notación de dependencia serán tratados a lo largo del libro.

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FIGURA 2.2 Diagrama de pines y símbolo lógico para el cuádruple selector de

datos/multiplexor de dos entradas 74LS157.

4. Presente las simulaciones y comentarios de los circuitos del procedimiento

experimental.
Display multiplexor de 7-segmentos. La Figura 3 muestra un método simplificado de
multiplexación de números BCD para un display de 7-segmentos. En este ejemplo, se visualizan en el
display de 7-segmentosnúmeros de dos dígitos, mediante el uso de un único decodificador BCD a 7-
segmentos. Este método básico de multiplexación puede ampliarse para visualizar números con
cualquier cantidad de dígitos.

FIGURA 3. Lógica de multiplexación simplificada de un display de 7-segmentos.

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Su funcionamiento básico es el siguiente. Se aplican dos dígitos BCD (A3A2A1A0 y B3B2B1B0) a

las entradas de un multiplexor. Se aplica una señal cuadrada a la línea de selección de datos de forma
que, cuando está a nivel BAJO, los bits de A (A3A2A1A0) pasan a las entradas del decodificador BCD a 7-
segmentos74LS47. El nivel BAJO en la entrada de selección de datos genera un nivel BAJO en la
entrada A1 del decodificador de
2-líneas a 4-líneas74LS139, activando su salida 0 y habilitando el display del dígito A, al
conectar su terminal común a masa. El dígito A se encuentra ahora encendido, mientras que el B está
apagado.
Cuando la línea de selección de datos pasa a nivel ALTO, los bits de B (B3B2B1B0) pasan a las
entradas del decodificador BCD a 7-segmentos. Ahora se activa la salida 1 del decodificador 74LS139,
encendiendo el display del dígito B, que pasa a visualizarse, mientras que el A se encuentra apagado. El
ciclo se repite a la frecuencia de la señal cuadrada que se aplica a la entrada de selección de datos. Esta
frecuencia tiene que ser lo suficientemente alta (unos 30 Hz) para evitar el parpadeo en los displays
cuando se multiplexa la presentación de los dígitos.

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