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INFORME FINAL DE:

BIESTABLES SNCRONO Y
ASNCRONO
2015 B

Universidad Nacional del Callao

FIEE
Escuela Profesional de Ingeniera Electrnica
PROFESOR:
Ing. Dario Utrilla Salazar

ALUMNO:
Manza Chvez Herber

CURSO:
Sistemas Digitales

1223220544

UNIVERSIDAD NACIONAL DEL CALLAO


FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

ESCUELA PROFESIONAL DE INGENIERA ELECTRNICA


Experiencia N 1

BIESTABLES SNCRONOS Y ASNCRONOS


I.

INTRODUCCIN
En el presente laboratorio, se desarrollara el anlisis funcional de los biestables
asncronos (Latchs) y Sncronos (Flip Flops); los cuales representan los dispositivos
fundamentales para el diseo de registros, Contadores, Maquinas de estados,
memorias y todo circuito secuencial.

II. OBJETIVOS
1. OBJETIVOS GENERALES
Implementar los circuitos biestables asncronos (Latch) y sncronos (Flip Flop),
utilizando puertas lgicas.
La visualizacin del funcionamiento de cada una de los biestables (Latchs y Flip
Flops.) utilizando LEDs en las salidas.
Implementar circuitos bsicos con biestables.
Adquirir destreza para el montaje y cableado de circuitos digitales en el
prothoboard.
Que el estudiante aprenda utilizar los principios bsicos para el anlisis de
circuitos digitales secuenciales mediante simuladores y que tenga la capacidad
de realizar la deteccin de fallos, corregirlos y comprobar su buen funcionamiento.
2. OBJETIVOS ESPECIFICOS
Para cada funcin lgica implementar con circuitos integrados de tecnologa TTL
(Serie 74). Buscar las referencias correspondientes en los manuales adecuados.
Se implementar como entradas lgicas DIPSWITCHs y como salidas lgicas
LEDs. (Ver en el marco terico del presente documento sus circuitos elctricos).
Implementar cada circuito en prothoboard, analizar su funcionamiento y luego
construya las tablas de verdad de los circuitos.
III.

RESUMEN
Como primer paso para el desarrollo del presente laboratorio se debe consultar los
manuales correspondientes para cada objetivo. Luego se debe analizar los circuitos
en forma terica y luego simularlos con algn software especializado y depurar los
errores.
Por ltimo se implementa el circuito con los circuitos integrados realizando
conjuntamente pruebas individuales de su funcionamiento y al terminar dicho proceso
se procede a hacer las pruebas y desarrollar las tablas de estados o construir los
diagramas de tiempo.

IV. MARCO TEORICO


1. ENTRADAS Y SALIDAS LOGICAS
Sistemas Digitales

Biestables Sncronos y Asncronos

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El DIP switch es un arreglo de interruptores integrados en una cpsula como se
muestra a continuacin junto con su smbolo elctrico.

Las entradas lgicas manuales de un sistema digital se implementan por lo general


con un DIP switch y configurado por una red PULL UP o PULL DOWN como se
muestra en la siguiente figura.

Las salidas de estos circuitos son las (IN) entradas de las compuertas (los pines del
integrado) y como tambin se puede observar en la figura anterior la salida del
integrado (OUT) es la entrada del circuito LED.
V.

LISTADO DE MATERIALES
Circuitos Integrados TTL: 7400 (NAND), 7402 (NOR), 7408 (AND), 7432 (OR),
7474 (FF-D), 7476 (FF-JK), 74266 (XNOR).
Prothoboard y DIPswitch
Cables de conexin
Manuales tcnicos
Resistencias de 100 Ohmnios
Diodos LEDs
Resistencia de W (por la potencia)

VI. IMPLEMENTACIN
1. Implementar el circuito mostrado en la figura. Analice su funcionamiento y
desarrolle su tabla de verdad.

Sistemas Digitales

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R

U1:A

2
7400

U1:B

Q'

7400

Apreciamos que el circuito implementado es un Latch NAND, el cual se retroalimenta


de sus propias salidas y y que presenta un estado no valido, un SET, un RESET
y uno de memoria como se muestra a continuacin.
Tabla de valores

No vlido

SET

RESET

Estado de
Memoria

2. Implementar el circuito mostrado en la figura. Analice su funcionamiento y


desarrolle su tabla de verdad.
PRE
R

U1:A

U3:A

U2:A

(CLK)

1
2

3
7408

7432
7402

?
S

U2:B

U1:B

U3:B

4
6

7402
7408

7432

CLR

Sistemas Digitales

Q'

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Apreciamos en la simulacin del circuito que para para (0), (0), (0), (0)
las salidas y cambian de estado intermitentemente, pero siempre en un modo no
vlido. Algo parecido ocurre con (0), (0), (1), (1) cuando el flanco de
es de bajada.
Tabla de valores

Estado

Memoria

No vlido

1-0-1

1-0-1

No vlido

1-0-1

1-0-1

No vlido

3. Implementar el circuito mostrado en la figura, analice su funcionamiento y


construir su diagrama de tiempo.

U1:A
2

2
3

Q2

CLK
6
7474
1

U?:A

(CLK)

Q1

7474

CLK

74LS266

U2:A

Al ser un Flip Flop activado por una seal de reloj de flanco de subida (). Al iniciar su
funcionamiento se tiene que 1 y 2 cambian de estado a la misma frecuencia, pero
que 2 se inicia con el segundo disparo del reloj, mientras que 1 lo hace con el primer
disparo del reloj. Esto se aprecia en el circuito implementado y en su correspondiente
diagrama de tiempo.

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Diagrama de Tiempo

CLK

Q1

Q2

4. Utilizando el Flip Flop D, disear un circuito que le permita convertir a Flip Flop
JK. Implementar el circuito y verifique su tabla de verdad.
Primero crearemos la tabla de conversin, como se muestra:
Tabla de valores

En esta conversin, es la entrada real del flip flop y y son la entrada externa. ,
y hacen 8 combinaciones posibles. De esta conversin obtenemos D en trminos
de , y en el mapa de Karnaugh.

=
+

A continuacin se muestra el diagrama lgico correspondiente para la conversin.

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U1:A
1

3
2

0
7408

U3:A

U2:A
2

2
3
7432

U4:A

U1:B
2

CLK

0
Q'

7474
6

7404

5
7408

5. Utilizando el Flip Flop D, disear un circuito que le permita convertir a Flip Flop
T. implementar el circuito y verifique su tabla de verdad.
Tenemos que disear el circuito para generar la seal de disparo como una funcin
de y , = (, ).
Tabla de valores

De la tabla anterior obtenemos con el mapa de Karnaugh la ecuacin caracterstica


para

= +
=
A continuacin se muestra el diagrama lgico correspondiente para la conversin.
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12

10

U1:A
1

2
11

U3:B
Q

Q
9

CLK

Q'
R

74LS266

(CLK)

13

7474

?
6. Implementar el circuito de la figura. Analice su funcionamiento y desarrolle su
tabla de verdad.

U1:A

U1:C

10

8
9

7400
7400

U1:D

U1:B

Q'

13

11
6

12

5
7400
7400

Luego de la implementacin del circuito notamos que para (0) y (1) la salida es
indeterminada, tanto en la simulacin en Proteus (?) como en el prothoboard (0). Lo
mismo sucede para J (1) y (1)
Tabla de valores

0
0
1
1

Sistemas Digitales

0
1
0
1

1
Indet
1
Indet

0
1
0
0

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