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SISTEMAS DIGITALES I
LABORATORIO # 1
OBJETIVOS GENERAL
OBJETIVOS ESPECÍFICOS
2. FUNDAMENTO TEÓRICO
MAPA DE KARNAUGH
Inicialmente poseemos una expresión booleana constituida por una suma de productos de
variables, que pueden tomar únicamente los valores de 0 o 1. El resultado de esta expresión es
un valor booleano para cada uno de los valores que tomen dichas variables.
Los mapas Karnaugh aprovechan la capacidad del cerebro humano de trabajar mejor con
patrones que con ecuaciones y otras formas de expresión analítica. Externamente, un mapa
de Karnaugh consiste de una serie de cuadrados, cada uno de los cuales representa una línea
N
de la tabla de verdad. Puesto que la tabla de verdad de una función de N variables posee 2
N
filas, el mapa K correspondiente debe poseer también 2 cuadrados. Cada cuadrado alberga
un 0 ó un 1, dependiendo del valor que toma la función en cada fila.
Nº de variables
Nº de casillas = 2
GESTIÓN 2018 Página 1
GUÍA DE LABORATORIO
SISTEMAS DIGITALES I
2 3
Una función de dos variables 2 = 4 casillas, una de tres 2 = 8 casillas, y una de cuatro
4
2 = 16 casillas. Son casillas de doble entradas, en los que aparecen tantas casillas
cómo posibles términos tenga la función
Todas las casillas son ADYACENTES, esto significa que son contiguas y se diferencian de
la que tienen al lado, por el valor de una sola variable. Esto implica que el orden de las
casillas no terminan respetando la ordenación binaria ascendente. La adyacencia se
mantiene también en los extremos, tanto horizontales como verticales.
Los diagramas de Karnaugh, sólo pueden emplearse cuando la función está expresada en
términos canónicos.
Dos casillas son adyacentes gráficamente si están una junto a otra en el mapa de Karnaugh,
teniendo en cuenta que nunca deben considerarse las diagonales. Por otro lado, dos
casillas de un mapa de Karnaugh son adyacentes algebraicamente si en el conjunto formado
por los bits de sus coordenadas x e y sólo hay un dígito diferente, no importando la posición en
la que se encuentre dicho dígito. Pues bien, siempre se verifica que dos casillas que sean
adyacentes gráficamente también lo son algebraicamente (recuerde que no vale en diagonal).
El recíproco no es cierto en general, de tal forma que hay casillas que son adyacentes
algebraicas y no lo son gráficamente. La adyacencia algebraica es la que realmente hay que
tener en cuenta en el proceso de simplificación gráfica. Podemos decir que la adyacencia
algebraica es "más fuerte" que la gráfica. Sin embargo, a efectos de poder realizar la
simplificación de forma fácil convendría que los dos tipos de adyacencias coincidiesen para
tener una imagen gráfica de las adyacencias algebraicas. Lamentablemente esto no es así,
pero con objeto de conseguir una imagen mental y gráfica de las adyacencias algebraicas
podemos ayudarnos de las siguientes figuras:
REGLAS DE SIMPLIFICACIÓN
3.- PRE-INFORME
F1 (1,3,5,7,9,15)
4
F2 4 (3,6,7,11,12,14,15)
F3 4 (0, 4,5,6,7,8,9)
F4 5 (0,1,3,5,6,7,8,9,10,15,16, 20, 21, 22, 23, 24, 28, 29,30,31)
F5 ( A B C )( A B )( A C D)( A B C D)( B C D)
F1 (1,3, 4,5,7,9,10,11,15)
4
F2 5 (1, 2,3,5,9,10,11,18,19, 20, 21, 23, 25, 26, 27)
F3 4 (3,6,11,14)
F4 5 (0,1,3,5,6,7,8,9,10,15,16, 20, 21, 22, 23, 24, 28, 29,30,31)
F5 A B C D
Empleando los métodos de mapas de Karnaugh y McCluskey. Diseñar los siguientes sistemas:
3.3.3.- Las cuatro líneas que entran al circuito lógico combinacional que se ilustra en la
figura Siguientes, llevan un dígito decimal codificado en binario. Es decir, los
equivalentes binarios de los dígitos decimales 0-9 pueden aparecer en las líneas A B C
D. El bit más significativo es A.
3.6.- VHDL
Realice el programa VHDL utilizando el entorno de desarrollo ISE de XILINX para los puntos
3.1 a 3.4 para el FPGA spartan 6, para cada punto debe realizar:
a) El programa VHDL con su respectiva declaración de librerías, entidades y
arquitectura, desarrollados en el programa ISE Design Suite de Xilinx.
Figura 3.2. Ejemplo de un programa que implementa en FPGA una compuerta AND de
dos entradas
b) Simulación adicionando el respectivo archivo Test Bench y todos los estimulos para
verificar las tablas de verdad.
c) Asignación de pines para el FPGA Family Spartan6, Device XC6SLX9 y Pakage
TQG144.
d) Sintetizar y Generar el archivo con extensión *.bit que será cargado en el entrenador.
4. LABORATORIO
5. INFORME
5.1.- Para cada punto del laboratorio realice una comparación entre los resultados que se
obtuvo en laboratorio y los datos teóricos.
5.2.- Indique las conclusiones del laboratorio.
6. BIBLIOGRAFÍA
- Fundamentos de electronica digital, Thomas L. Floyd
- Diseño Digital, Morris Mano
- Análisis y Diseño de Circuitos Lógicos Digitales, Nelson, V., Troy, Prentice Hall, 1996.
- Sistemas electrónicos digitales, Enrique mandado
- Teoría de conmutación y diseño lógico, Hill Peterson, Limusa,
- Manuales: TTL Data Book National, CMOS data Book National
- RTL Hardware Design Using VHDL, Pong P. Chu. A JOHN WlLEY & SONS, INC.,
PUBLICATION