Jerarquía de Buses

Al aumentar el numero de dispositivos o componentes conectados al Bus, el rendimiento del sistema se

deteriora debido a:
 La diferencia de velocidad de los dispositivos afecta negativamente al rendimiento global, ya que
mientras los dispositivos lentos realizan una única transferencia, otro dispositivo más rápido podría
haber realizado muchas más.
 Los buses pueden actuar de cuello de botella a medida que la demanda de transferencia de datos se
aproxima a la capacidad del bus, los dispositivos deberán esperar mucho tiempo para poder
transmitir.
 Existe un mayor retardo de propagación, dado que el bus ha de tener mayor longitud para poder
soportar un mayor número de dispositivos

Para solucionar estos problemas se generar una jerarquía de buses

Esta jerarquía de buses ofrece un gran número de ventajas entre ellas:

 El bus local entre el procesador y la caché aísla el tráfico de E/S del procesador.
 Se puede transferir información entre la memoria y la E/S sin interrumpir la actividad del
procesador.
 El bus de expansión reduce el tráfico en el bus del sistema.
 La transferencia entre caché y memoria principal se pueden realizar de forma más eficiente.
 Se pueden realizar una transferencia de memoria caché a memoria principal al mismo tiempo que
el interfaz recibe datos desde un dispositivo de E/S
 El procesador+caché o el coprocesador tienen la misma prioridad en el acceso al bus que todos los
dispositivos conectados al bus de expansión de forma conjunta.
 Se elimina el problema de la incompatibilidad.
 El bus local y del sistema suelen ser propietarios (no estándar) y están optimizados para cada
arquitectura particular.
  Los buses de expansión son buses estándares o abiertos (ISA, EISA, PCI, VME, etc.).

Esto ultimo permite tener características y especificaciones perfectamente definidas, con conectores
estándar, podemos utilizar los mismos controladores y periféricos en otro computador que disponga del
mismo bus estándar.

Tipos de Buses

Dedicado: los buses dedicados o buses específicos, como indica su nombre estan dedicados cada uno a
una función. permiten un diseño sencillo, y que la capacidad de transferencia total sea mayor. Cada línea
está asignada en forma permanente a una función o a un subconjunto de componentes.
Cuando el bus está dedicado a un subconjunto de componentes se utilizan múltiples buses y hay un
módulo adaptador que los conecta y resuelve las disputas al nivel más alto

Multiplexado en el tiempo: reducen el número de hilos que llegan a la UCP, por lo que es
especialmente útil para microprocesadores. El tiempo de ciclo partido se divide en una serie de ranuras,
cada una de las cuales permite enviar un mensaje. Estas ranuras pueden tener duración fija y predefinida,
y en caso de utilizarse una señal de reloj; es síncrona. Este bus es más rápido que el anterior a costa de
complicar los dispositivos que lo integran, por tanto se suele emplear en sistemas multiprocesador. Las
líneas se utilizan para diferentes funciones en diferentes momentos, al usarse menos lineas see requieren
circuitos más complejos en cada módulo. Este tipo de buses tiene como consecuencia una reducción
potencial del rendimiento.

Métodos de arbitraje

En el caso de que varios dispositivos compartan el uso del bus, se establecen polícas de asignación del
bus. Es similar a los protocolos de comunicaciones en redes de área local. La función de estos protocolos
es garantizar el acceso al bus sin conflictos cuando existen varios dispositivos que pueden actuar como
master, determinando quien puede utilizar el bus en un momento dado

Centralizado: un dispositivo denominado controlador del bus o árbitro asigna el tiempo y acceso al bus
Este protocolo tiene como ventaja que permite añadir nuevos maestros añadiéndolos a la cadena donde
queramos.
Pero tiene como desventajas que: la prioridad es fija (daisy-chain), la propagación de señales es lenta, si
un maestro falla, los de menor prioridad a este no tendrían acceso al bus, a no ser que queden puenteadas
las señales correspondientes de petición de bus y concesión de bus (2 hilos) o sólo la de concesión (3
hilos).

Distribuido: en este arbitraje no existe un maestro que actúe de árbitro en la gestión de la prioridad,
cada módulo conectado al bus contiene lógica de control de acceso e interactúa con los otros para
establecer quien utiliza el bus. Cada línea de identificación tiene asignada una prioridad, de manera que
si varios master activan sus líneas simultáneamente, gana el de mayor prioridad.
El problema de este ultimo protocolo es que tenemos limitado el número de posibles master por el
número de líneas de arbitraje que podamos utilizar.
Timing del Bus: existen distintas formas de coordinar los eventos de bus.

Sincrónico: la ocurrencia de eventos en el bus está determinada por un reloj que produce una secuencia
de unos y ceros alternados de igual duración. Este reloj es accesible a todos los dispositivos conectados
al bus, la secuencia de un 1 y un 0 constituye un ciclo de bus (o ciclo de reloj), los eventos se inician al
comienzo de un ciclo de reloj.

Asincrónico: la ocurrencia de un evento sigue a y depende de la ocurrencia de un evento previo. Esto

permite tomar ventaja de progresos en el rendimiento de los dispositivos y que una mezcla de
dispositivos lentos y rápidos –que utilicen nuevas y viejas tecnologías- compartan el bus. Aunque este
tipo de medidas es más difícil de implementar y probar que el timing sincrónico