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Ejercicios
Diciembre 2008
Problemas 211
Al
FIGURA 5-31
Diagrama lógico del contador de tres bits
PROBLEMAS
5-1 . Ellatch D de la figura 5-6 se construyócon cuatro compuertasNAND y un inversor.
2 of 47 Considere
5-4 Un flip-flop PN tiene cuatro operaciones: despeje a O, ningún cambio, complemento y estableci-
miento al, cuando las entradas P y N son 00, 01, 10 y 11, respectivamente.
a) Tabule la tabla de características. b) Deduzca la ecuación característica.
c) Tabule la tabla de excitación. d) Muestre cómo el flip-flop PN se puede
convertir en un flip-flop D.
5-5 Explique la diferencia entre tabla de verdad, tabla de estados, tabla característica y tabla de ex-
citación. Explique también la diferencia entre una ecuación booleana. una ecuación de estado.una
ecuación característica y una ecuación de entrada de flip-flop.
3 of 47
212 tulo 5
Capítulo Lógica secuencial sincrónica
5-7 Un circuito secuencialtiene un flip-flop Q, dos entradasx y y, y una salidaS. Constade un cir-
cuito sumadorcompletoconectadoa un flip-flop D, como se indica en la figura P5-7. Deduzca
la tabla de estadosy el diagramade estadosdel circuito secuencial.
yr -- Sumador . S
..., completo C
D
..,.A,
".,j -CK
'"-
FIGURA Ps- 7
A' A B'.
C C
T T
CLK
FIGURA P5-8
Problemas 213
$-9 4 ofse
Un circuito secuencia!tiene dos flip-flops JK, A y B, y unaentrada,x. El circuito 47describecon
JA = X KA = B'
JB = X KB = A
lA = Bx + B'y' KA = B'xy'
JB = A'x KB = A + xy'
z = Ax'y' + Bx'y'
a f b o o
b d c o o
c f ~ o o
d g a 1 o
e d c O o
f f b 1 I
& g h O I
h g a 1 o
()OO
/
/~ " " 00
/" 1/1 '\
~ / ~ KJ '\,
100 011
~ 00 1/1
1/1\" 00 /00
,, ,
'\\ ,
"
010 ,
"
,1
" 1/1//
\ ,/
8
FIGURA P5-19
5-25 Un tlip-tlop especialdisparadopor bordepositivo tiene dos entradas,DI y D2, y una entradade
control que escoge una de las dos. Escriba una descrii:K:iónHDL del comportamiento de este flip-
flop.
5 26 EscribaunadescripciónHDL del comportamientode un flip-flop JK utilizando un enunciadoir-
elsebasadoen el valor del estadoactual.(Sugerencia:Considerela ecuacióncaracterísticacuan.
doQ= 000 - 1.)
5-27 Reescribala descripcióndel ejemplo HDL 5-5 combinandolas transicionesde estadoy la salida
en un bloquealways.
5-29 Escribala descripciónHDL del contadorbinario de dos bits que se ilustra en la figura 5-20. Uti-
lice el módulo de estímulo del ejemplo HDL 5-7 Y verifique que su respuestade salida seala
mismaque las formasde ondade la figura 5-21.
f.. begin
E <= A & B;
O <= E
t~... eD4
I c;
.n~le
¿Qué cambios, si acaso, deben hacerse al circuito si los dos últimos enunciados usan asigna-
ción bloqueadora en vez de no bloqueadora?
650 Capítulo 7 Principiosde diseño lógico secuencial
Sintetice un circuito para el diagrama de estado de la figura 7-64 utilizando seisVariab '
1.21
para codificar el estado,donde las salidas LA-LC y RA-RC igualan las variablesdee~
mismas. Escriba una lista de transición, una ecuación de transición para cada Variable.
estado como ~na ,sumade p términ,osy ecuacio~es~impli~cadas de tra~sici6n/excitacióa
para una reallzacl6n empleando ftlp-ftOPSD. DIbuJe un diagrama de cIrcuito utiliZaJldo
'componentesSSI y MSI.
7.22 Comenzando con la lista de transición en la tabla 7-18, encuentre una expresi6nde SUQ)I
de productos mínima para 02*, suponiendo que los estadossiguientes para los estados.
utilizar sean verdaderossin importancia.
7.23 Modifique el diagrama de estado de la figura 7-64 de modo que la máquina vayaal1I1odo
de riesgo inmediatamente si LEFT y RIGHT son afirmados simultáneamenteduranteuna
vuelta. Escriba la lista de transición correspondiente.
Ejercicios
7.24 Explique cómo se presenta la metaestabilidad en un latch D cuando
7 oflos
47 tiemposde esta-
blecimiento y de retención no coinciden. analizando el comportamiento del ciclo dere-
troalimentación dentro del latch.
7.25
7.25 ¿Cuál es el tiempo de establecimiento mínimo de un tlip-tlop disparado por flancotal
como un flip-tlop S-A o J-K maestro/esclavo?(Sugerencia: Depende de ciertascaracte-
rísticas del reloj.)
7.26
flip-flop D disparadopor flanco 74x74 puedenser del tipo no complementarias
durante
un tiempo arbitrariamente largo.
7.27 Compare el circuito en la figura X7.27 con el latch D en la figura 7-12. Pruebequelos
circuitos funcionan idénticamente. ¿En qué forma la figura X7.27, utilizada en al~
latchs D comerciales, es mejor?
D
Figura X7.27
C Q
a.
x Tabla X7.34
s 0.1 Z
A B D O
B C B O
C B A 1
D B C O
S*
10 of 47
n flip-flops
IN
...
SALIDA
Figura X7.56
n flip-flops
Figura X7.68
Ejercicios 655
12 of 47
Figura X7.70
A1
81
Un astuto estudiantediseñó el circuito en la figura X7 .70 para crear una compuerta BUT.
Pero el circuito no siempre trabaj8;correctamente.Analice el circuito y explique por qué.
Analice el circuito secuencialde retroalimentación de la figura X7 .71. Divida los lazos de
retroalimentación, escriba las ecuacionesde excitación y construya una tabla de transición
y salida mostrandolos estadostotales estables.¿Quéaplicación puede tener este circuito?
Figura X7.71
Y1
Y2
Y3
656 Capítulo 7 Principiosde diseño lógico secuencial
13 of 47
7.72 "" Demuestre que un sumador de a 4 bit con acarreocíclico es un
secuencialde retroalimentación.
7.73 Complete el análisis del flip-flop D disparadopor flanco positivo en la figura 7-86,
do tablasde transición/salida,estado/saliday flujo/salida. Demuestreque su
es equivalente al del flip-flop D en la figura 7-78.
7.74 Afmnamos en la sección 7.10.1 que todos los circuitos secuencialesde
de lazo simple tienen una ecuación de excitación de la forma
Q* =(término de forzamiento) + (término de retención) . Q
¿Porqué no hay ningún circuito práctico
de Q arriba?
7.75 Simule el circuito de cerrojo de la figura 7-88(b) bajo las condiciones descritasen el texto
en la página 616, ya sea utilizando un simulador en modo de retardo unitario o biena
mano suponiendo que cada compuerta tiene un retardo de 1 ns. ¿Se comporta el circuito
como seaseguraen el texto? Reemplaceel inversor en el circuito con tres inversores,repita
la simulación y explique los resultados. ¿Qué esperaríausted que ocurriera en el circuito
real?
7.76 Diseñe un latch con dos entradas de control, C1 y C2, y tres entradas de datos, 01, D2
y D3. Ellatch estará "abierto" solamente si ambas entradas de control son 1, y almace-
nará un 1 si cualquiera de las entradas de datos es l. Haga uso de circuitos de sumade
productos de dos niveles libres de riesgos para las funciones de excitación.
7.77 Repita el ejercicio 7.76, pero minimice el número de compuertas requeridas; los circuitos
de excitación pueden tener múltiples niveles de lógica.
7.78 Vuelva a dibujar el diagrama de temporización en la figura 7-90, mostrando las variables
de estado internas del circuito de captura de pulsos de la figura 7-100, suponiendoque
comience en el estado OO.
7.79 La solución general para obtener una asignación de estado libre de carrera de 2n estados
utilizando 211-1variables de estadoproduce el diagrama de adyacenciamostradoen la figu-
ra X7. 79 para el caso n = 2. Compare este diagrama con la figura 7-97. ¿Cuál es mejor,y
por qué?
7.80 Diseñe una tabla de flujo en modo fundamental para un circuito de capturade pulsossimilar
al descrito en la sección 7.10.2, excepto que el circuito debería detectar tanto transiciones
de O a 1 como de 1 a O en P.
Figura X7. 79
..
Ejercicios 657
14 of 47
Tabla X7.85
s
A B c 0
B @ E @
c F @ E
D F B
E @ @
F 0 A
S'
Diseñe una tabla de flujo en modo fundamental para un flip-flop D disparado por flanco
positivo. uno que haceun muestreode susenttadasy cambia sus salidasen ambos flancosde
la señal del reloj.
Diseñe una tabla de flujo en modo fundamental para un circuito con dos entradas. EN y
CLKIN. y una sola salida. CLKOUT. con el siguiente comportamiento. Un periodo de reloj
se define como el intervalo entre flancos ascendentessucesivosde CLKIN. Si EN es afir-
mada durante un periodo completo de reloj dado. entoncesCLKOUT debería estar "encen-
dido" durante el siguiente periodo de reloj; es decir. debería ser idéntico a CLKIN. Si EN
esnegadaduranteun periodocompletode reloj determinado.entoncesCLKOUT deberíaestar
"apagado" (1 constante) durante el siguiente periodo de reloj. Si EN se afinna y se niega
durante un periodo de reloj dado. entoncesCLKOUT deberíaestar encendido en el periodo
siguientesi habíaestadoapagado.y deberíaestarapagadosi habíaestadoencendido.Después
de escribir la tabla de flujo en modo fundamental. redúzcala mediante la combinación de
estados"compatibles" si es posible.
Diseñe un circuito que satisfagalas especificacionesdel ejercicio 7-82 utilizando flip-flops
D disparados por flanco (74x74) o flip-flops J-K (74xl09) y compuertas NAND y NOR
sin lazos de retroalimentación.Proporcione un diagrama de circuito completo y descripción
en palabras de cómo su circuito consigue el comportamiento deseado.
¿Cuál de los circuitos de los dos ejercicios anteriores está(n) sujeto(s) a metaestabilidad. y
bajo qué condiciones?
Para la tabla de flujo en la tabla X7.85. encuentre una asignación de variables de estado
que eviten todas las carrerascríticas. Se puedenagregarestadosadicionales como seanece-
sario. pero utilice tan pocas variables de estadoscomo seaposible. Asigne la combinación
de "todos O" al estadoA. Dibuje un diagrama de adyacenciapara la tabla de flujo original
y escriba la tabla de flujo modificada y otro diagrama de adyacenciapara apoyar su asigna-
ción final de estado-variable.
Demuestre qu~ la tabla de flujo en modo fundamental de cualquier flip-flop que muestrea
enttada(s) y salidas de cambio(s) sólo en el flanco ascendentede una señal de reloj CLK
contiene un riesgo esencial.
658 Capítulo 7 Principiosde diseño lógico secuencial
15 of 47
7.87 LocaJiceel (los) riesgo(s) esencial(es)en la tabla de flujo para un flip-flop D
flanco positivo, figura 7-85.
7.88 Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.81.
7.89 Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.82.
7.~ Construya un flip-flop verbal, un acertijo de palabraslógjco que puedeserconl
tamenteen cualquiera de dos manerasdependiendodel estado.¿Cómo podri:
un dispositivo de esta clase a la escenapolítica?
7.91 Modifique el programaABEL en la tabla 7-27 par utilizar una asignaciónde e!
codificada, reduciendo por ello el número total de salidas PLD requeridas p
7.92 Finalice escribiendo los vectoresde prueba, comenzadosen la tabla 7-35. pé
de estadode celTadurade combinación de la tabla 7-31. El conjunto comple
deberíaprobar t<xlaslas transicionesde estadoy tO<k>S los valoresde salida pa
Y combinación de entrada.
248 (:apílulo 5 / Fllp-nopsy dispositivosrelacionados
6. La mayoría de los FFs sincronizados por reloj también tienen entradas asíncrQ.
nas que pueden establecer o CLEAR el FF, independientemente de la entra~
de reloj.
7. El latch D es un latch de compuerta NAND que opera como un flip-flop D, ex.
cepto que no se dispara por el borde.
8. Algunos de los usos principales de los FFs incluyen el almacenamiento y l.
transferencia de datos, desplazamiento de datos, conteo y división de frecuen.
cia. Se usan en circuitos secuenciales que siguen estados predeterminados.
9. Un multivibrador monoe..,tablees un circuito lógico que se puede disparar des
de su estado normal de reposo (Q = O) a su estado disparado (Q = 1), dondc
permanece durante un intervalo propordonal a una constante de tiempo RC.
10. Los circuitos que tienen entrada de disparo tipo Schmin responderán COMa
blemente
definidos. a señalesde cambio lento y produdrán salidascon bordes limpios '.
11. Se puede usar una variedad de drcuitos para generar señales de reloj a un:
frecuencia deseada, incluyendo los osciladores de disparo tipo Schmitt, UI
temporizador 555 y un oscilador controlado por reloj.
12. En la última página se incluye un resumen completo de los diversos tipos de FF
13. Los dispositivos lógicos programables se pueden programar para operar com,
circuitos de enclavamiento y secuenciales.
TÉRMINOS CLAVE
bloque común de control flip-flop D sincronizado
campo por reloj
circuito conductor de flip-flop J-K sincronizado
pulsos por reloj
circuito de disparo Schmitt flip-flop maestro-esclavo
circuito detector de bordes flip-flop S-C sincronizado
circuitos secuenciales por reloj
comandos del flip-flop sincronizado por
preprocesador reloj
conjunto latch D
contador binario latch con compuerta NANO
desplazamiento de reloj latch con compuerta NOR (atascamiento)
diagrama de transición de modo de cambio de transferencia de datos
estados estados transferencia de datos en
disparado por el borde multivibrador astable serie
disparo multivibrador monoestable tf'.insferencia de datos
división de frecuencia MV monoestable no paralela
entradas asíncronas redisparable transferencia síncrona
entradas de sobrecontrol MV monoestable transición con pendiente
entradas síncronas de redisparable negativa (TPN)
control número MOD transición con pendiente
estadocasiestable rebote de contactos positiva (TPP)
flip-flop registro de desplazamiento
PROBLEMAS
SECCIONES5-1 A 5-3 16 of 47
B 5-1. Suponiendo que inicialmente Q = O,aplique las formas de onda x y y de
figura 5-61 a las entradas SET y BORRARde un latch NAND, y determine 1
formas de onda Q y Q.
8 5-2. Invierta las forma de onda x y y de la figura 5-61, aplíquelas a las enJ::!ad
SET y BORRARde un latch NOR, y detennine las formas de onda Q y Q. S
ponga que inicialmente Q = O.
249
17 of 47
y 5-5
;'f sincronizadopor reloj tiene tiempos mínimos fs = 20 ns y ti,¡ =
mte cuánto tiempo deben ser estableslas entradasde control an-
ansiciónactivade reloj?
s formas de onda S, C y CLKde la figura 5-17 al FF de la figura
~rminela forma de onda Q.
; formas de onda de la figura 5-64 al FF de la figura 5-17y deter-
rrna de onda en Q. Repita para el FF de la figura 5-18. Suponga
menteQ = O.
lrl__J -
J l ~
L.J-.-l S--L___f--l_-
250 1 (:apílulo 5 I FlIp-nopsy dispositivosrelacionados
18 of 47
SECCiÓN5-6
B 5-10. Aplique las formas de onda], Ky CLKde la figura 5-21 al FF de la figura 5-22.
Suponga que inicialmente Q = 1 Y determine la forma de onda de Q.
5-11. (a) Muestre la forma en que un flip-flop)-K puede operar como un FF bascu-
lador (cambia estados en cada pulso de reloj). Luego aplique una señal
de reloj de 10kHz a su entrada CLK y determine la forma de onda en Q.
(b) Conecte la salida Q de este FF a la entrada CLK de un segundo FF )-(
que también tiene] = K = l. Determine la frecuencia de la señal en es-
ta salida del FF.
8 5-12. Las formas de onda que se muestran en la figura 5-65 se aplicarán a dos FFs
diferentes:
(a) Un )-K disparado por el borde positivo.
(b) Un )-K disparado por el borde negativo.
Dibuje la forma de onda Q en respuesta a cada uno de estos FF,suponiendo
que inicialmente Q = O.Supongaque cadaFF tiene tH = O.
2 3 4 5 6 1 8
Reloj
f-l
I I
f I
~~-f--~--~ 1---~ 1.-~-
I 1 I I I I I 1 I
I
Salida J I
IMI n nn 1 r'1 I Mn !
1I I I I L...J L...J I I 1I1 ! J~L.J' !
I I I I I I I I I I I 1
SalidaK
I
~-~1-~-J1-J-~..-~-J-1
I
I
~-._1
I
I
I
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I I I
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I
m
I
I
I
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I
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I
I
I
I
I
I
I
I I
I I I I I I I I I I I I
FIGURA 5-65 Problema 5-12.
SECCiÓN5-7
N 5-13. Algunas veces se emplea un FF D para retrasar una forma de onda binaria,
de modo que la información binaria aparezca en la salida cierto tiempo des-
pués de que aparece en la entrada D.
(a) Determine la forma de onda en Q en la figura 5-66 y compárela con la
forma de onda de entrada. Note que se retrasa de la entrada por un pe-
ríodo de reloj.
(b) ¿Cómose puede obtener un retardo de dos periodos?
Datos de Datos
a de salida
entrada
Reloj ClK
.Se suponequetH(mfn)= O
FIGURA 5-66 Problema 5-13.
8 5-14. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
I CLK de un FF D que dispara en los TPNs. Luego determine la forma de
onda en Q.
(b) Repita usando la forma de onda C de la figura 5-64 para la entrada D.
5-15. Se puede hacer que un flip-flop D disparado por el borde opere en el modo
de cambio de estados conectándolo como se muestra en la figura 5-67. Su-
ponga que inicialmente Q = O Y determine la forma de onda de Q.
I.roblt~mas 251
19 of 47
o a
D
o f: l_J-1J-r---l
I I I I
"Ci:"KiEN
CLK
o -1--1_Jl_J-1__rL
a
5-16. Cambie el circuito de la figura 5-67 de manera que Q esté conectada nueva-
mente a D. Luego determine la forma de onda en Q.
SECCiÓN5-8
8 5-17. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
EN de un latch D, respectivamente, y determine la forma de onda en Q.
(b) Repita usando la forma de onda C aplicada a D.
5-18. Compare la operación dellatch D con un flip-flop D disparado por el borde
negativo, aplicando las formas de onda de la figura 5-68 a cada uno, y deter-
mine las formas de onda en Q.
5-19. En el problema 5-15 se vio cómo un flip-flop D disparado por el borde se
puede operar en el modo de cambio de estados. Explique por qué esta mis-
ma idea no funcionañapara un latch D.
SECCiÓN5-9
B 5-20. Determine la forma de onda Q para el FF de la figura 5-69. Suponga que ini-
cialmente Q = O y recuerde que las entradas asíncronas sobrecontrolan to-
das las otras entradas.
B 5-21. Aplique las formas de onda CLK, ?RE y CiR de la figura 5-30 a un flip-flop
D disparado por el borde positivo, con entradas asíncronas activas en BAJO.
Suponga que D se mantiene en ALTO y Q inidalmente está en BAJO. Deter-
mine la forma de onda de Q.
B 5-22. Aplique las formas de onda de la figura 5-69 a un flip-flop que dispara en
TPN y tiene entradas asíncronas activas en BAJO. Suponga que D se mantie-
ne en BAJO y que Qinicialmente está en ALTO. Dibuje la forma de onda re-
sultante.
- 1
CLK
O _J-1J-1Il__J--.l-
I I I I
., : I :r-?r~-
CI:A
O ;I LJI ;u
I
;
I
, I
: :
I I
: I~
I
PRE
o : : : u:
~
252 1 (;apílulo 5 / Flip-nops y dispositivosrelacionados 20 of 47
SECCiÓN5-11
5-23. Use la tabla 5-2 de la sección 5-11 para determinar lo siguiente.
(a) ¿Cuántotiempo puede tardar la salida Q de un 74C74 para cambiar de
a 1 en respuesta a una transición activa CLK!
(b) ¿Cu~lFF de la tabla 5-2 requiere que sus entradas de control
can estables por más tiempo despuésde la transición activa en CLK! ¿
tesde la transición?
(c) ¿Cuáles el pulso más breve que se puede aplicar a la entrada PRF.de
FF 7474? !
5-24. Consulte el circuito de la figura 5-70, donde se muestra un CI 74HCl12 caO
sus dos flip-flops J-K conectados de derta forma. Suponga que inicial
~ = ~ = 1, y, empleando la tabla 5-2, determine el retraso total de la pro-
pagación entre la TPN del pulso de reloj y la TPN de ~.
74HC112
SECCIONES5-17 Y 5-18
D 5-27. (a) Dibuje un diagrama de circuito para la transferencia paralela síncrona de
datos desde un registro de tres bits a otro usando flip-flop J-K.
(b) Repita para la transferencia paralela asíncrona.
1 253
21 of 47
SECCIÓN5-19
B 5-30. Consulte el circuito contador de la figura 5-45 y responda lo siguiente:
(a) Si el contador inicia en 000, ¿cuál será el conteo después de 13 pulsos
de reloj?
(b) Si el contador inicia en 100, ¿cuál será el conteo después de 13 pulsos?
¿Despuésde 99 pulsos?¿Despuésde 256?
(c) Conecte un cuarto FF J-K (X~ a este contador y dibuje el diagrama de
transición de estados para este contador de 4 bits. Si la frecuencia de en-
trada de reloj es 80 MHz, ¿cuál será la forma de onda en X3? -
5-31. Consulte el contador binario de la figura 5-45. Modifiquelo conectándole Xo
a la entrada CLK del flip-flop Xl y Xl a la entrada CLK del flip-flop X2. Inicie
con todos los flip-flops en el estado 1 y dibuje las diversas formas de onda de
salida del FF (Xo, Xl, X~ para 16 pulsos de entrada. Luego liste la secuencia
de estados del FF, como se hizo en la figura 5-46. Este contador se denomi-
na contador descendente.¿Porqué?
5-32. Dibuje el diagrama de transición de estados para este contador descendente
y compárelo con el diagrama de la figura 5-47. ¿Enqué difieren?
5-33. (a) Determine cuántos flip-flops se requieren para construir un contador bi-
nario que cuente de O a 1023.
(b) Determine la frecuencia en la salida del último FF de este contador para
una frecuencia de entrada de reloj de 2 MHz.
(c) ¿Cuáles el número MOD del contador?
(d) Si el contador inicialmente está en cero, ¿qué conteo tendrá después de
2060 pulsos?
5-34. Un contador binario se pulsa por una señal de reloj de 256 kHz. La frecuen-
cia de salida del último FF es 2 kHz.
(a) Determine el número MOD.
(b) Determine el intervalo de conteo.
234 (:apílulo 5 / Flip-nopsy dispositivosrelacionados 22 of 47
5-35. Hay un circuito fotodetector que se emplea para generar un pulso cada
que un cliente entra a cierto establecimiento. Los pul~ se alimentan a un (
tador de ocho bits. El contador se usa para contar estos pulsos como un
dio para determinar cuántos clientes entraron. Después de cerra
establecimiento, el propietario observa el contador y se da cuenta que n
tra un conteo de 000010012= 910' Él sabe que es incorrecto, porque el
ron más de nueve personas. Suponiendo que el circuito contador funa
adecuadamente, ¿cuálpodría ser la razón de esta discrepancia?
SECCiÓN5-20
D 5-36. Modifique el circuito de la figura 5-48 de manera que la presencia del c
go de dirección 10110110permita que los datos se transfieran al registro
T 5-37. Suponga que el circuito de la figura 5-48 no funciona adecuadamente
modo que los datos se transfieren a X para cualquiera de los códigos d4
recciones 11111110o 11111111.¿Cuálesson algunas de las fallas del cir<
que podrían estar causando esto?
D 5-38. Modifique el circuito de la figura 5-48 de manera que la MPU tenga och
neas de salidas de datos conectadas para transferir ocho bits de datos:
registro de ocho bits, compuesto de dos 74HC175 {figura 5-32(b)). Mu~
todas las conexiones del circuito.
SECCION 5-22
8 5-39. Consulte las formas de onda de la figura 5-51(a). Cambie la duradón
pulso del MV monoestable a 0.5 ms y determine la salida Q para ambos 1
de multivibradores monoestables. Luego repita usando una duración del
so del MV monoestable de 1.5 ms.
N 5-40. En la figura 5-72 se muestran tres MV monoestables no redisparables cc
lados en una cadena de sincronización que produce tres pulsos secuenc
de salida. Note el "1" antes del pulso en cada símbolo del MV monoes
para indicar la operación no redisparable. Dibuje un diagrama de sincro
ción que muestre la relación entre el pulso de entrada y las tres salida;
MV monoestable. Suponga una duración del pulso de 10 ms.
FIGURA 5-72
5-40.
Problema
.:JL O, ~- O2 1JL 03
~ rL T MV T MV T MV
monoestable monoestable monoestable
- - -
tpE5ms O, tp.20ms O2 tp=10ms 03
Ip - 0.7 RorCr
SECCIÓN5-23
c 5-44. Considere el circuito de la figura 5-74. Inicialmente todos los flip-flops están
en el estado O. La operación del circuito comienza con un pulso momentá-
neo aplicado a las entradas PRESETX Y y de los flip-flops. Determine las
formas de onda en A, B, c, X, 1'; Z y W para 20 ciclos de los pulsos de reloj
después del pulso de inicio. EsCribatodas las suposiciones.
1 Hz -1--U"Ll-1-
+5 V
a CP1
RELOJ CLK
K a CP2
SECCiÓN5-25
T 5-49. Consulte el circuito contador de la figura 5-45. Suponga que todas las el
das asíncronas están conectadas a Vcc. Cuando se prueba, la forma de c
del circuito aparece como se muestra en la figura 5-76. Considere la sigu
l~robl~lnas 25 of 47 257
RELOJ
Il--J~J-~-~-J--l--Il-J-l--J-l-
I I I I I I I I
Xo
--.r~--r!--f--~--~ ~I
- ~--r
I
I I
r~
I
I I
iII
I
r
I
rI
I
~
x, I II II
I I I I I
I I I I , I I I
X2 : :. : ~ : : : ~
: :. : 1\ :~ : IL
,.
A
o
+vcc
sw1I
x
~
- 5 e Q
B
(a)
R'éI'5J
(b)
C 5-55. El circuito de la figura S-78 opera como una cerradura de combinación se-
cuencial. Para operar la cerradura se procede como sigue:
l. Se activa momentáneamente el intemJptor CLEAR.
2. Se ponen los intemlptores SWA, SWB y SWC en la primera parte de la
combinación. Luego se mueve momentáneamente el intemlptor ENTER
hacia delante y hacia atrás.
3. Se ponen los intemlptores en la segunda parte de la combinación y se
mueve ENTER de nuevo. Esto debe producir un estado en ALTO en Qz
para abrir la cerradura.
Si se ingresa la combinación incorreCta en cualquier paso, el operador de-
berá empezar de nuevo la secuencia. Analice el circuito y determine la
secuencia correcta de combinaciones que abrirán la cerradura.
C, T 5-56. Cuando se prueba la cerradura de combinación de la figura 5-78 se tiene
que aun ingresando la combinación correCta no abre la cerradura. Una veri-
ficación con probador lógico muestra que ingresando la primera combinación
conecta establece ~ en el estado ALTO, pero ingresando la segunda combi-
nación correcta sólo produce un pulso nK>mentáneoen ~. Considere cada
una de las siguientes fallas e indique cuál o cuáles podrían producir la ope-
ración obselVada. Explique cada elección.
(a) Rebote (oscilación) del intemJptor en SWA, SWB o SWB.
Problemas 259
27 of 47
+vcc
+vcc
BORRAR
r-
1
PREGUNTASDE EJERCICIO
8 5.57. Para cada afirmación indique qué tipo de FF se está describiendo.
(a) Tiene una entrada SET y otra CLEAR,pero no una CLK.
(b) Cambia con cada pulso CLK cuando sus entradas de control se encuen-
tran en ALTO.
(c) Tiene una entrada HABILITAR en lugar de una CLK.
(d) Se usa para transferir datos fácilmente de un registro FF a otro.
(e) Sólo tiene una entrdda de control.
(t) tiene dos salidas que son complementos entre sí.
(g) Puede cambiar estados sólo en la transición activa de CLK.
(h) Se usa en contadores binarios.
8 5-58. Defina los siguientes términos.
(a) Entradas asíncronas.
(b) Di...paropor el borde.
(c) Registro de desplazamiento.
260 Capíl ulo :> I Flip-nopsy dispositivosrelacionados
28 of 47
(d) División de frecuencia.
(e) Transferencia asíncrona (atascamiento).
(O Diagrdma de transid6n de estados.
(g) Transferenda de datos paralela.
(h) Transferencia de datos en serie.
(i) Multivibrador monoestable no redisparable.
(j) Entradas de disparo tipo Schmitt.
SECCION5-26
5-59. Observe la compuerta NORNOR de la figura
de la figura 5-10(a)
5-10(a) yy escriba las ecuaciones
escriba las
B
CUPL para cada salida.
5-60. Escriba un archivo fuente CUPL que tenga un latch SC activo en BAJO, un
C
latch SC con entrada activa en ALTO y un latch D disparado a nivel para un
.
lo
PLD GAL16V8. . - - ,~ . . -" .
C 5-61. Modifique el archivo fuente CUPLde la figura 5-60 para hacer el contador
binario descendenteen vez de ascendente.
C 5-62. Modifique el archivo fuente CUPLde la figura 5-60para hacerel contadoren
uno MOD-I0 de cuatro bitS,que cuentede O(XK) (cero) a 1001(nueve) y lue-
go retorne a O(XK).Los seis estadosilegales(en el evento que ocurran) de-
ben avanzara O(XK) en el siguientepulso de reloj.
RESPUESTAS
A LAS PREGUNTAS
DE REPASO
SECCiÓN 5-1 SECCiÓN 5-8
l. ALTO;BAJO. 2. Q = o. Q = l. 3. Cierto. l. En un latch D la salida Q puede cambiar mientrds EN
4. Aplique momentáneamente
un estadoen BAJOa la se encuentra en ALTO. En un flip-ftop D la salida ..,(>lo
entradaSft. puede cambiar en el borde activo de CLK 2. Falso:
3. Cierto.
SECCiÓN 5-2
1. BAJO;ALTO. 2. Q = 1 Y Q = O 3. Hacer SECCiÓN5-9
CLEAR= 1. 4. SFf y CLEARnormalmenteesr2riaen l. Lasentradasasincronasoperanindependientemente
su estado activo en BAJO. de la entradaCLK 2. Sí,ya que PREestáen activoen
-
BAJO. 3. J = K 1, PRE -m= 1, Y una TPN
SECCiÓN 5-4 en CLK.
1. Entradas síncronas de control y de reloj. 2. La sa-
lida del FF sólo puede cambiar cuando ocurre la transi- SECCiÓN 5-10
ción apropiada de reloj. 3. Falso. 4. El tiempo l. El triángulo dentro del rectingulo indica operación
de establecimiento es el intetValo requerido inmediata- disparada por el borde; el tri~ngulo rect~ngulo fuera del
mente antes del borde activo de la señal CLK, durante el rectángulo indica disparo en una TPN. 2. Se usa pa-
cual las entradas de control se deben mantener estables. ra indicar la función de las entradas que son comunes
El tiempo de retención es el intervalo requerido inme- para más de un circuito en el chip.
diatamente siguiendo al borde activo de CLK,durante el
cual las entradas de control se deben mantener estables. SECCiÓN 5-11
l. IpLHY IpHL 2. Falso; la forma de onda también
SECCiÓN 5-5 debe satisfacer los requisitos t,..{L) y ~H).
l. ALTO; BAJO; ALTO. 2. Porque CrK- está en el
estack>ALTO sólo durante algunos nanosegundos. SECCiÓN 5-17
l. Falso. 2. Ftip-flop D. 3. Seis. 4. Cierto.
SECCiÓN 5-6
l. Cierto. 2. No. 3. J = l. K = O. SECCiÓN 5-18
l. Cierto. 2. Menos interconexiones entre re~istros.
SECCIÓN 5-7 3. X2XtXo - 111; Y2YtYo - 101. 4. Paralela.
l. Q pasará a BAJO en el punto a y permanecerá así.
2. Falso. La entrada D puede cambiar sin afectar Q por- SECCiÓN5-19
que Q sólo puede cambiar en el borde activo de CI.K 1. 10 kHz. 2. Ocho. 3. 256. 4. 2 kHz.
3. Sí, convirtiendo a flip-flops O (figura 5-25). 1002 = 8to.
S. <XXX>
1 261
--
29 of 47
30 of 47
SECCIÓN 7.1 Latches
1. Si se aplican las seftalesde la Figura 7.68 a un latch S-R con entradasactivas a nivel BAJO,
dibujar la forma de onda de salida Q resultanteen función de las entradas.Suponerque, ini-
cialmente, Q estáa nivel BAJO.
-
S L_JLr---'S--l_r-- Q
R ---U-V-lj--tr- Q
FIGURA
7.68
2. Resolver el Problema l para las fonDas de onda de entradade la Figura 7.69, aplicadasa un
/atch S-R activo a nivel ALTO.
s ___rU1JLJlrl__J- L
R ~rlI1J~___n_- -
7.69
FIGURA
3. Resolver el Problema 1 para las formas de onda de entradade la Figura 7.70.
s~lr -
II 11
1I 11
R -_.'.~..1-"J'LS-1J-U'.I__J--'1_r--'_fLl...r
FIGURA7.70
4. Detenninar las salidasQ y Q de un latch S-R con entradade habilitación para las entradasde
la Figura 7.71. Dibujarlas en función de la entradade habilitación. Suponerque, inicialmente,
Q está a nivel BAJO.
S. Resolver el Problema4 para las de la Figura 7.72.
6. Resolver el Problema4 para las de la Figura 7.73.
PROBLEMAS. 463
31 of 47
S a
EN EN
R R a
7.71
FIGURA
EN _n~J1_JL_n_~~~_.fl_Il
EN-.JL
s J-' I l- s -_JL-1---L__.rl__-
R [--j R n r
FIGURA7.72 FIGURA7.73
7. En un latch D con entradade habilitación, se observanen sus entradaslas formas de onda de
la Figura 7.74. Dibujar el diagrama de tiempos, mostrando la fonDa de onda de salida que
esperaríamosobservaren Q si el'atch se encuentrainicialmente en estadoRESET.
EN__~rl-J:
I
I
I
I
I
I
I
I
I
I
I
I
;
I
I
:
I
I
I I I I I I I I
D -1L_JLj- ~
FIGURA7.74
Jl-1-1~L_n..-rl-
c n
Q v
CLK
CLK C
S
--1 J--1 CLK C .
R Q Q
AGURA7.75
9. La salida Q de un flip-flop S-R disparadopor flanco se muestra en la Figura 7.76 en función
de la seftal del reloj. Determinar las formas de onda de entradaque se necesitanen las entra-
das S Y R para producir estasalida, si el flip-flop es de tipo disparadopor flanco positivo.
7.76
FIGURA
464 . LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
CLK Jl-S1-J-l._J..~_J...LJ1---j..L
'1 t I
l' I I
FIGURA
D [
7.11 1 J--' 1
11. Resolver el Problema 10 para las entradasde la Figura 7.78.
CLK Jl--Jl-_l1.._r1...Jl-_rl..J.~
I I I I I I I
I I I I I I I
7.78
FIGURA
12. Paraun flip-flop J-K disparadopor flanco positivo cuyas entradasson las que se muestranen
la Figura 7.79, detenninar la salida Q en función del reloj. Suponerque, inicialmente, Q está
a nivel BAJO.
CLK
J
K I I I I I 'LL-
FIGURA
7.79
13. Resolverel Problema 12 para las entradasde la Figura 7.80.
CLK _fL.-11_Il_-ll_Jl_J-'-1L_j-l_-
7.80
FIGURA
14. Determinar la salida Q en función del reloj si las seftalesque se muestranen la Figura 7.81 se
aplican a las entradasde un flip-flop J-K. Suponerque Q se encuentrainicialmente a nivel
BAJO.
15. Para un flip-flop J-K disparadopor flanco negativo cuyas entradasson las de la Figura 7.82,
desarrollarla forma de onda de salida Q en función del reloj. Suponerque Q se encuentraini-
cialmente a nivel BAJO.
PROBLEMAS.
33465
of 47
J
-f'-.l---~.--1 I I I I r--l I I Q
I I I I
I I : : Q
PRE l- I ; i
L.J- -
I
I
I
I
CLR
Cii
7.81
FIGURA
Ki_r1__.t--1..J U-
FIGURA
7.82
16. Se aplican los siguientesdatosserie a un flip-flop a través de puertasAND, como se indica en
la Figura 7.83. Detenninar los datos serie resultantesque aparecenen la salida Q. Hay un
impulso de reloj por cada periodo de bit. Suponerque, inicialmente, Q es O y, PRE y CIR
estána nivel ALTO. Los bits de más a la derechason los primeros que se aplican.
J¡: l O 1 OO 1 1
J2: O 1 1 1 O 1 O
J3: 1 1 11 00 O
K.: O O01 1 10
K2: 1 1 O 1 1 O O
K): 1 O 1 O 1 O 1
PRE
11
12 J. Q
J3
CLKC
X
I - -
K" C Q
K;
CLR
FIGURA
7.83
.1 17. Completar el diagrama de tiempos de la Figura 7.84 para el circuito de la Figura 7.83, dibu-
jando la salida Q que, inicialmente, estáa nivel BAJO. Suponerque PRE y ru pennane-
t cen a nivel ALTO.
r
i
466 . LATCHES.
FlIP-FLOPS
y TEMPORIZADORES 34 of 47
CL K -_J-..1_.f..l--J l._.r.1--_r-~._J-.-L-
JI , ¡ ---f ! l
J2 _ .~-~ I 1--1
~- !I . I!
1 I
I . I I
J) i I
- ~; ti-'
:
I
:
.
:¡
I
:
:
¡~
I
,
K) I I I
I 1 I
t i I
K2
I :
:
Ii :I :
I, ,
,
K~ I I
AGURA7.84
--
18. Resolverel Problema 17 con las mismas entradasJ y K, pero con las entradas PRE Y CLR
que se muestranen la Figura 7.85 en función del reloj.
CLK J I
L.~---l J---L_J I
~-J-l---J I
I ,1
PiE I
I
::
i i
I
I
,I
ClR I 1---
7.85
FIGURA
+V;(;c
CLK___r L
1-32ns-l
FIGURA
7.86
23. La corriente directa requerida por un detenninado flip-flop que funciona a +5 V de tensión
resulta ser de lOmA. Un detenninado dispositivo digital utiliza 15 de estos flip-flops.
PROBLEMAS.
35 of 47 467
ALTO
Q~
JA J. -QB
~ - C
QA -
K... K. >- QB
Flip-fiop A Flip-fiop B
CLK
FIGURA
7.87
7.88
FIGURA
26. Para el circuito de la Figura 7.87, desarrollar un diagrama de tiempos para ocho impulsos de
reloj, mostrando las salidas QA y QB en función del reloj.
36 of 47
+Va:
1
,OkO
2
,2 kf!
C
0,01 IIF
- --
Salida
FIGURA
7.89
+V +V
I f 1 I
I
I
.. 1
t
,,
1
I f l
J.
(8) (b)
I
I
I
j
(c) (d)
7.90
33. Se utiliza una cuádruple puerta NAND 74HCOOpara construir un /atch S-R con entradade
habilitación en un prototipo de tarjeta de laboratorio, como muestrala Figura 7.91. El esque-
ma de la parte (a) se utiliza para conectarel circuito de la parte (b). Cuando intentamosponer
en funcionamiento el /atch, nos encontramoscon que la salida Q pennanecea nivel ALTO
de los valores de las entradas.Determinar cuál es el problema.
PROBLEMAS.37469
of 47
GND
.. ).
. .
.
. ..
EN
. .~. ~
Q . .
. . .
(a) (b)
FIGURA
7.91
34. Determinar si el flip-flop de la Figura 7.92 está funcionando adecuadamentey, en caso con-
trario, identificar el fallo más probable.
J
I 1 I J Q
CLK
I I I I . I I I
I I
K I I . I
I I . I
I I I I I I
1 L___J '¡---1__.J II I
--~
Q
7.92
FIGURA
CLK
(a)
CLK
-S--1.J-l-.J1-J1--.Jl
I I I I I
QA
t--.;.-t~--1
I I I
r.--1
I I
Q.
1
I
1 I
j
I
1 I
1
I
X
-~-t__*_I1
Olitcb Glitch
(b)
FIGURA
7.93
FIGURA
7.94
RESPUESTAS.
39 471
of 47
Problemasespecialesde diseno
40. Diseñar un circuito contadorbásico que genereuna secuenciabinaria de cero a siete,utilizan-
do flip-flops J-K disparadospor flanco negativo.
41. En el departamentode logística de una fábrica de pelotas,éstasruedanpor una cinta y por una
rampa hasta llegar a una caja. Cada pelota que pasapor la rampa activa un conmutadorque
produce un impulso eléctrico. La capacidadde cadacaja es de 32 pelotas.Diseñar un circuito
lógico para indicar cuándouna caja estállena, de fonDa que puedaser sustituidapor otra vacía.
42. Enumerar los cambios que seríannecesariosen el sistemade control de semáforospara aña-
dir una indicación de giro a la derechade 15 segundosde duración en la calle principal. La
indicación apareceríadespuésde la luz roja y antesde la verde. Modificar el diagramade esta-
dos del Capítulo 6 de maneraque refleje estoscambios.
REVISIONESDE CADASECCiÓN
SECCIÓN 7.1 Latches
l. Tres tipos de /atchesson el S-R, el S-R con entradade habilitación y el D con entradade habi.
litación.
2. SR = 00, NC; SR= 01, Q = O;SR= 10,Q = 1; SR=11, no válido
3. Q= 1
1- Parañmcionar como divisor por dos, el flip-flop tiene que estar en modo de (J=
1, K =1).
3. Se necesitanseis flip-flops para fonnar un divisor por 64.
SECCiÓN 7.5
1. Un monoestableno redisparableno puederespondera otra entradade disparo mienb'asque se
encuenb'aen su estadoinestable.Un monoestabledisparable respondea cada entradade dis-
paro.
1.. La anchurade los impulsos se ajusta mediantecomponentesR y C externos.
SECCIÓN7.6
1. Un aestableno tiene Un monoestabletiene un estadoestable.
2. Ciclo de trabajo = (15 ms/20 ms) 1(M)8/e
= 7S%
PROBLEMAS
RELACIONADOS
7.1 La salida Q es la misma que la mostrada en la Figun 7.5(b).
7.1. Véase la Figura 7.95.
7.3 Véasela Figun 7.96.
s~_r-r-'_~-r-l- LJiLf-Ln-"l-r-lJ
R =J~~:=~==Fi:::~~J:::f==f: I
D
EN j I ~=t===:=JtH11
I I I II II
EN I I I I Q I
Q :t i..J---L
FIGURA
7.95 FIGURA
7.96
m m
a..K:.olrj1mml¡1mm
-'r--r-'~-:--~:- m m m
S O-'r---r---I~I-I-:-
I
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I I .: I ~I I
I!! I I
Q I
-~J--1.--t-.: I I I
Q ~-,'L_.r-~
r--; -l- ;: Q :r--; j-
7.97
FIGURA FIGURA
7.98
7.6 V_e la Figura7.99.
7.7 Véasela Figura7.100.
7.8 V_e la Figura7.101.
7.9 Véasela Figura7.102.
41 of 47
RESPUESTAS.473
CLK
J~J1~-Jl~Jil--_1~
LJ a.&
J
K
"
: ;. "';1
... .1 jI .
...
:I::::J::~:i::::~t~~~~~I:"
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Q
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I
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FIGURA
7.99 RGURA7.1cx)
'-'-o:i"c~: : c: : :u":l' 1 F
t't t
PlN4(1aR>
CiR' ., t ! !
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Q :'L_r"t_J
I I
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1 , 11I I 11I 1
-t..J1' "'t !!!
j 1
!1r-
7.101
FIGURA FIGURA
7.102
Disparo
7.103
FIGURA
7.14 R¡ = 91 kí}
AUTOTEST
1. (a) 2. (c) 3. (d) 4. (b) 5. (d) 6. (d)
7. (a) 8. (b) 9. (d) 10. (d) 11. (c) 12. (f)
471
LIBRARY ieee;
USE ieee.std.logic_II64.all;
USE ieee.std.logic_signed.all;
ENTITYvendIS
PORT( N. D. Q. Resetn.Coin ; IN STD_LOGIC;
z : OUT sm_LOGIC ) ;
END vend ;
43 of 47
'-'
,
Clock
44 of 47
7.10 Escriba código de VHDL que represente un flip-flop T con una entrada clear asíncrona. Use
código por comportamiento en vez de código estructural.
7.11 Escriba código de VHDL que represente un flip-flop JK. Utilice código por comportamiento en
vez de código estructural.
7.12 Sintetice un circuito para el código escrito para el problema 7.11 empleando sus herramientas
CAD. Simule el circuito y muestre un diagrama de tiempo que verifique la funcionalidad deseada.
7.13 Un registro de corrimiento universal puede desplazarse tanto de izquierda a derecha como de
derecha a izquierda, y tiene una capacidad de carga en paralelo. Dibuje un circuito para este
registro de corrimiento.
7.14 Escribacódigo deVHDL paraun registrode corrimiento universalcon n bits.
7.15 Diseñeun contadorsíncronode cuatrobits con cargaen paralelo.Use flip-flops T en vez de los
flip-flops D utilizadosen la sección7.9.3.
.7.16 Diseñeun contadorascendente/descendente de tresbits con flip-flops T. Debeincluir unaentrada
decontrolllamadaup/Down. Si up/Down = O, entoncesel circuito debecomportarsecomo
un contadorascendente. Si esigual al, entoncesel circuito debecomportarsecomoun contador
descendente.
7.10 Repitael problema7.16 usandoflip-flops D.
.7.18 El circuito de la figura P7.3pareceun contador.¿Cuáles la secuenciaen que cuenta?
00 a. Q2
T Q T Q T Q--'
45 of 47
Reset
-_J l
lnterval
100ns
7.34 Un circuito para un latch D asíncrono se muestra en la figura P7.7. Suponga que el retraso de
propagación a través de una compuerta NAND o de un inversor es de 1 ns. Complete el diagrama
de tiempo dado en la figura, el cual muestra los valores de la señal con resolución de 1 ns.
.7.35 Un circuito lógico tiene dos entradas, Clock y Start, y dos salidas,fy g. El comportamiento del
circuito se describe en el diagrama de tiempo de la figura P7.8. Cuando se recibe un pulso en la
entrada Start, el circuito produce pulsos en las salidasfy g como se muestra en el diagrama de
tiempo. Diseñe un circuito adecuado usando sólo los componentes siguientes: un contador sín-
crono de tres bits capaz de inicializarse y disparado por el flanco positivo, y compuertas lógicas
básicas.Paradar su respuestasupongaque los retrasos a través de todas las compuertas lógicas y el
rnntgAnr ~nn 1n~1an1ñrQntp~
.~
476
"O(
.
'i..'
,
.
- CAPITULO 7 . FLIP-n..o~ REGISTROS,
47 of 47
D
Q
Oock
Clock 1
O
1
D O
A 1
O
Q 1
O
Clock 1
o
1
Start
O
1
f o
1
S - ,':-L--~; .
g
O