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UNIVERSIDAD DE CUENCA

FACULTAD DE INGENIERIA
ESCUELA DE ELECTRONICA Y TELECOMUNICACIONES

Realizado por: Daniel Pesntez

Profesor: Ing. Santiago Gonzlez

Tema: Diseo de circuitos secuenciales empleando Flip-Flop

Fecha: 31 de mayo del 2012

Diseo de circuitos secuenciales empleando Flip-Flop


Objetivo General: Disear e implementar sistemas secuenciales empleando Flip-Flop. Objetivos Especficos: Conocer y aplicar los conceptos de operacin de un FF. Implementar soluciones para las transiciones falsas o rebotes generados por dispositivos mecnicos (interruptor, pulsante, etc.) Adquirir destreza en el diseo e implementacin de sistemas digitales. Emplear correctamente las hojas caractersticas de los circuitos integrados y los dispositivos empleados.

Materiales: 5 pulsantes 4CI 74112 3CI 74125 2CI 7432 1CI 7408 Fuente de CC de 5V Cable multipar Multmetro 6 leds Desarrollo de la prctica: 1. Investigar soluciones para las transiciones falsas o rebotes generados por dispositivos mecnicos como el pulsante. A la izquierda se muestra el circuito que conecta el pulsador de la placa. Este circuito tiene un condensador que hace filtrar los pulsos espurios que se producen por los rebotes mecnicos al hacer contacto el pulsador.

La figura10.2 muestra el cronograma resultante del detector de flancos (PULSO_BTN) cuando hay rebotes en la entrada (BTN). Como para este ejemplo existen 4 flancos de subida, el detector de flancos producir cuatro pulsos. Sin embargo, slo queremos que se produzca uno.

Para evitar los rebotes basta con eliminar todos los pulsos que se generen durante los siguientes 300 milisegundos despus de haber detectado un flanco de subida. Si conseguimos hacer este circuito, la salida filtrada (FILTRO_BTN) sera como la mostrada en la figura 10.3.

Cmo podramos realizar este circuito? pues con una mquina de estados similar al detector de flancos pero con temporizador. El esquema del circuito se muestra en la figura 10.4. En este esquema propuesto, el temporizador se habilita cuando se ha detectado un flanco de subida. A partir de entonces no se producir ningn pulso de subida hasta que el temporizador d la seal de que han pasado 3 milisegundos. Despus de esto, se podr detectar un nuevo flanco de subida.

2. Disear e implementar un sistema secuencial empleando FF, de acuerdo a las siguientes condiciones. a) Diagrama de bloques:

b) Diseo del sistema digital:


VCC 5V
3 1 2 1J 1CLK 1K ~1Q ~1CLR 15 6 4 ~1PR 1Q 5

U1A

U4A 74125N

R5 330 LED1 U7A 7432N

74LS112N U2A
1Q 5

4 ~1PR 3 1 2 1J 1CLK 1K ~1Q ~1CLR 15

U5A 74125N

R6 330 LED2 U8A 7432N

74LS112N

VCC 5V
4 ~1PR 3 1 1J 1CLK 1K ~1Q ~1CLR 15 6 1Q 5

U3A

U6A 74125N

R7 330 LED3

1F

74LS112N

c) Descripcin del funcionamiento del circuito. El presente circuito consta de cuatro pulsantes, los primeros tres, colocados en la parte de arriba son los que comandan el encendido y apagado de los tres leds de la prctica, en este ejercicio no usamos las entradas sncronas, por lo cual junto con la entrada de seal de reloj las enviamos a tierra, a las entradas PRE las conectamos a los pulsantes, para que cuando los presionemos estos enven un cero a dicha entrada, estableciendo en la salida Q un valor de 1, la salida negada la conectamos a una compuerta OR junto con la salida Q del siguiente FF con esto logramos que cuando pulsemos el siguiente pulsante, se apague el anterior y final mente el cuarto pulsante lo conectamos a los CLE para apagar todo el arreglo en cualquier momento. 3. Disear e implementar un sistema secuencial empleando FF, de acuerdo a las siguientes condiciones. a) Diagrama de bloques:

b) Diseo del sistema digital:


VCC 5V VCC 5V

74LS112N
3 1 2 1J 1CLK 1K

U1A
1Q 5

74LS112N
3 1 2

~1PR 1J

U2A
1Q 5

74LS112N
3 1

U3A
1Q 5

74LS112N
3 1

U4A
1Q 5

~1PR 1J

~1PR 1J

~1PR

~1Q ~1CLR

1CLK 1K ~1Q ~1CLR 15 6

LED2 2

1CLK 1K ~1Q ~1CLR 15 6

LED1

1CLK 1K ~1Q ~1CLR 15 6

VCC 5V R1 10k

15

VCC LED3 5V R2 10k U5A

J1 Key = A

7408N

J2 Key = S

c) Descripcin del funcionamiento del circuito. En el presente circuito usamos las entradas sncronas, por ello todos los PRE estn conectados a Vcc para tener siempre un uno en dichas entradas, Al pulsante de Soff lo conectamos a una compuerta AND, junto con la salida negada del cuarto FF, de esta forma siempre que la salida negada y Soff estn en 1 todas las entradas CLE estarn en uno y el FF responder de acuerdo a las entradas sncronas, caso contrario todo el sistema se apagar, las entradas sncronas del primer FF las conectamos, J a Vcc y K a GND, para que siempre que haya una TPN las salidas Q y Q negada adquieran un estado de 1 y 0 respectivamente, estas salidas las conectamos a las entradas del siguiente FF y as con cada uno de los FF restantes, adems conectamos los leds en las salidas de los tres primeros FF, debido a que las condicione iniciales de los pines de Q Y Q negada son 0 y 1 los leds inician apagados las entradas de seal de reloj las conectamos a Son de modo que cada vez que lo pulsemos produciremos una TPN, en el primer pulso tenemos en el primer FF condiciones de J=1 y K=0, produciendo en las salidas Q=1 y Q negada=0 , encendiendo el primer led, sin embargo las entradas J y K de los otros FF durante el primer TPN se mantienen en 0 y 1 sin producir variacin, ya para el segundo pulso las entradas del segundo FF ya han cambiado y durante el segundo TPN se produce un cambio en las salidas del FF, este proceso se repite en todos los FF, realizando as la secuencia, en el ltimo FF se consigue un o en la salida Q negada, la misma que est conectada a la compuerta AND de modo que cada vez que este FF se active se enven un cero a CLE y se apague todo el sistema. Si se producen rebotes debido al pulsante Son se puede adaptar al ingreso del mismo un circuito anti rebote como el siguiente:

VCC 5V R1 10k 74LS112N


3 1 2 1J 1CLK 1K ~1Q ~1CLR 15 6 4

U1A
1Q 5

~1PR

R2 10k VCC 5V

Bibliografa
[1] Tocci, Ronald. Sistemas Digitales. Dcima Edicin

CONCLUSIONES Y RECOMENDACIONES