CIRCUITOS SECUENCIALES (AUTOMATAS FINITOS) ASINCRONOS

Los circuitos secuenciales asncronos o autmatas finitos asncronos tambin

suelen denominarse como circuitos en modo fundamental.

Una de sus principales caractersticas consiste en no permitir cambios simultneos

en las variables de entrada, a fin de evitar el fenmeno de carreras crticas entre
variables de estado de entrada.

Por lo indicado, el procedimiento de anlisis de circuitos secuenciales asncronos,

supone que las entradas cambian una a la vez, dando el tiempo suficiente entre
cambios sucesivos para permitir que el circuito alcance un estado interno estable.

En la siguiente figura se ilustra la estructura de los circuitos secuenciales

realimentados asncronos segn los modelos de Mealy y de Moore:

Lgica
Lgica Estado de
Entradas salida
de estado actual
siguiente (G)
(F) Salidas

Estructura del circuito secuencial retroalimentado (modelo de Mealy)

Lgica Estado Lgica

Entradas de estado actual de
siguiente salida
(G)
(F) Salidas

Estructura del circuito secuencial retroalimentado (modelo de Moore)

Con objeto de predecir el valor siguiente, almacenado en cada lazo de

realimentacin, de las variables internas, en funcin de las variables de entrada y
el valor presente almacenado en cada lazo, ser necesario abrir los lazos de
realimentacin.

A manera de ejemplo analicemos

a s el biestable tipo D, que tiene
e un solo lazo de
realimentacin
n, como se observa en
e la siguieente figura::

D
C
CD
C C
CD(CD+Y)
Y* ==CD+(CD+
+Y)
Y

C
CD
CDY==CD+Y

Para
a el anlisiis hemos insertado un o receptor Y para la nica varriable de
u registro
estado.

egistro rece
El re eptor tendr un dete
erminado tiiempo de propagaci
p n (Ej. 10m
ms) y se
supoone que el resto de lo
os componnentes tien
ne un tiemp
po de prop
pagacin 0..

Cono
ociendo Y y los esstados C y D podemos prede endr Y*
ecir el vallor que te
desp
pus del tie
empo de propagaci
p n de Y.

a ecuacin de excitaccin para Y* ser:

Por lo tanto, la

Y* = C D + (CD +Y) = C D + Y (C
C + D)

=C D + C Y + D Y

El estado del lazo de realimenta acin pue ede describ o una funcin del
birse como
adas prese
estado interno y las entra entes, lo qu
ue puede ser
s expressado mediaante una
a de transicciones:
tabla

CD
00 01 11 10
Y
0 0 0 1 0
1 1 1 1 0
Y*

abla de tra
La ta ansicin occupa una fila por ca nacin de variables internas
ada combin
de estado;
e as, en un circuito
c con
n n lazos ded realime
entacin (vvariables in
nternas)

tendr 2n filas estados internos y con m variables de entrada tendr 2m

combinaciones de entrada (columnas).

Como no dispone de reloj de temporizacin, el muestreo de las entradas y estados

internos presentes es continuo, limitado solamente por los retardos circuitales.

En concordancia con el resultado de la evaluacin, podr pasar al estado interno

siguiente y continuar hasta que el estado interno siguiente coincida con el estado
interno presente, arribando de sta forma a un estado interno estable.

Si el estado interno al que arriba es diferente, entonces se dice que arrib a un

estado interno inestable.

Si utilizamos una representacin simblica para los estados internos y asociamos

el valor de las salidas a cada uno de los estados internos, estaremos conformando
la tabla combinada de estados y salidas:

CD 00 01 11 10
Y
A A,0 A,0 B,1 A,0
B B,1 B,1 B,1 A,0
Y*

Para facilitar su anlisis se debe suponer el cambio de una sola variable de

entrada por vez.

Los cambios en las variables de entrada solo debern suceder despus que las
nuevas variables internas de estado hayan establecido (alcanzado) su estado
estable.

En la tabla, Los estados estables se simbolizan con un crculo alrededor.

Para ilustrar mejor lo que sucede cuando ocurren cambios simultneos en las
variables de entrada, analicemos, por ejemplo, en la tabla de estados/salidas
anterior, el cambio simultneo de las variables de entrada de la combinacin 11 a
la combinacin 00 mientras el circuito se encuentra en el estado estable B, el
circuito, a partir de la combinacin de entrada 11, puede tomar dos caminos:

10

11 00

01

Dependiendo de cual de las variables de entrada cambia primero, arribar a

estados internos diferentes, como se ilustra en la siguiente figura:

 CD 00 01 11 10
Y
A A,0 A,0 B,1 A,,0
B B,1 B,1 B,1 A,,0
Y*

Es lgico pen nsar que loos cambioos simultnneos de laas variablees de entrada no
siem
mpre ocasiionan com mportamien ntos impreedecibles, sin embarrgo, es neecesario
analizar los efe
ectos de to
odos los posibles
p ca
ambios, en todos los rdenes, para
p as
ducir resultados espe
prod erados, con
n salidas predecibles
p s del circuito.

Por ejemplo sii partiendo

o del estad
do interno estable
e A, se da el ccambio simmultneo
de CD=00
C a 11
1, pero sieempre arrib
bar al mismo estadoo estable innterno B.

ciales asncronos con mltiples lazzos de

Anlisis de circuitos secuenc
realiimentaci
n:

Por ejemplo annalicemos el comporrtamiento circuital

c de
el flip flop
p tipo D de disparo
por flanco
f mosstrado en la
a siguiente
e figura:

Y2D+Y1CLK
K
Y1 Y1*
Y1CLK+Y3
3(Y1+CLK+YY2D)
Y1CLK

Y3 Y3*
Y1CLK+CLK+Y2D
Y1+CLK
K+Y2D

3(Y1+CLK+Y2D)
Y3
Y2 Y2*

Y2D

Las funciones de excitacin para los estados internos siguientes sern:

Y1* = Y2D + Y1CLK

Y2* = Y1 + CLK + Y2D

Y3* = Y1CLK + Y1Y3 + Y3CLK + Y2Y3D

Q = = Y1CLK + Y1Y3 + Y3CLK + Y2Y3D

Q = Y3 + Y1Y2CLK + Y1CLKD

Tabla de transiciones para el flip flop tipo D de disparo por flanco:

CLK D Cambiar
00 01 11 10
Y1Y2Y3 Original
000 010 010 000 000 Por000
001 011 011 000 000 paraevitar
010 010 110 110 110 carreras
011 011 111 111 000 crticas
100 010 010 111 111
101 011 011 111 111
110 010 110 111 111
111 011 111 111 111

Carreras: Ocurre cuando por efecto del cambio de una variable de entrada, se
suceden cambios mltiples de variables internas.

Por ejemplo, partiendo del estado estable 011/00 la seal CLK cambia de 0 a 1, la
tabla de estados indica como estado interno siguiente la combinacin 000, es decir
un cambio simultneo de las variables internas Y2Y3 de 00 a 11.

Como vimos anteriormente, se pueden dar las siguientes transiciones:

010 110 111 (carrera crtica)

011

001 000 (carrera no crtica)

El diseador debe asegurarse que la tabla de transiciones no contenga carreras

crticas, de lo contrario el circuito funcionar de manera errtica.

Tabla de estados y tabla de flujo.-

Luego del anlisis de las carreras crticas, podemos asignar, a cada estado, una
representacin simblica y determinar los valores de las salidas, y llenamos la
tabla simblica combinada de estados y salidas:
Podramoscambiar
directamente a G,0

CLK D 01 11 10
00
E
A C,0 C,0 A,0 A,0
B D,1 D,1 A,0 A,0
C C,0 G,0 G,0 A,0
D D,1 H,1 H,1 A,0
E C,0 C,0 H,1 H,1
F D,1 D,1 H,1 H,1
G C,0 G,0 H,1 H,1
H D,1 H,1 H,1 H,1

Tabla simblica de estados/salidas ilustrando el caso de carreras crticas

Para determinar la tabla de flujo reducida debemos tomar en cuenta lo siguiente:

Eliminar los saltos mltiples, mostrando solamente el destino final de la

transicin (por ejemplo, partiendo de A,0 (1101), pasamos al estado
transitorio C,0 que nos conduce al estado estable G,0; por tanto en la fila
del estado A columna 01, podemos cambiar la asignacin C,0 poniendo
directamente la asignacin G,0.
Eliminar las filas de los estados internos no utilizados como B,E, y F.
Colocar indeterminaciones en las casillas a las que se puede llegar
mediante cambios simultneos de las variables de entrada; por ejemplo en
la fila G cuyo estado estable se da para la combinacin 01 de las variables
de entrada, no se debera admitir el cambio simultneo en el valor de las
variables de entrada, es decir a la combinacin 10, por lo que en dicha
columna se deber colocar el smbolo de indeterminacin en el lugar del
estado interno siguiente, obteniendo como resultado final la siguiente tabla
de estados/salidas:

 CLK D 11 10
00 01
E
A C,0 G,0 A,0 A,0
C C,0 G,0 X A,0
D D,1 H,1 X A,0
G C,0 G,0 H,1 X
H D,1 H,1 H,1 H,1

Finalmente podemos utilizar el mtodo conocido para la reduccin de

estados, a fin de obtener la tabla de estados/salidas mnima; por ejemplo,
en la tabla de estados/salidas anterior, los estados internos A y C pueden
fusionarse, quedando la siguiente tabla de estados/salidas reducida:

C
D X X
G X X
H X X X X
A C D G

(AC)= a; D = b; G = c; H = d
Con la nueva asignacin tendremos la siguiente tabla de estados reducida:

CLK D 11 10
00 01
E
a a,0 c,0 a,0 a,0
b b,1 d,1 X a,0
c a,0 c,0 d,1 X
d b,1 d,1 d,1 d,1

 DISEO DE CIRCUITOS SECUENCIALES (AUTOMATAS FINITOS)

ASINCRONOS

De forma similar al diseo de circuitos secuenciales sncronos, a

continuacin se lista, en forma resumida, los pasos que se deben seguir
para el diseo de los circuitos secuenciales (autmatas finitos) asncronos:
1. Construir una tabla primitiva del flujo de estados partiendo de la
descripcin verbal o escrita del problema.
2. Reducir el nmero de estados de la tabla.
3. Seleccionar una asignacin de cdigos de estado libre de carreras
crticas, agregando estados auxiliares si fuera necesario.
4. Construir la tabla de transiciones.
5. Construir los mapas de excitacin y determinar la realizacin libre de
riesgos en las ecuaciones de excitacin.
6. Dibujar el diagrama lgico.
7. Verificar la existencia de posibles riesgos esenciales; en su caso
asegurar que los tiempos mnimos de excitacin y realimentacin sean
ms largos que los retrasos en la lgica de entrada.

1. Diseo de la tabla primitiva del flujo de estados en modo

fundamental

De manera similar al diseo de circuitos secuenciales sncronos, a cada

posible estado del sistema le asignamos un significado concreto
relacionado con el problema.

Sin embargo, por tratarse ahora de un sistema realimentado, es ms fcil

entrar en confusin, por lo que se recomienda conformar inicialmente una
tabla primitiva de estados, cuya caracterstica principal consiste en:

1.1. Por cada fila de la tabla solo se permitir un solo estado estable, de
manera tal que la salida solo puede ser descrita en funcin del
estado.
1.2. Solo se permite por vez, el cambio de una sola variable de entrada,
concedindole el tiempo suficiente para que alcance un nuevo
estado estable antes de producirse un nuevo cambio en las
variables de entrada.
1.3. La tabla primitiva de estados por lo general tendr estados extras
que posteriormente podrn ser reducidos.

Para ilustrar mejor los pasos del procedimiento de diseo, resolvamos el

siguiente problema:

 Disear un circuito secuencial asncrono realimentado que tiene dos lneas

de entrada P(pulso) y R(reinicio) y una sola salida Z que normalmente se
encuentra en el nivel lgico 0. La salida cambiar al nivel lgico 1 cuando
ocurra la transicin de 0 a 1 en la lnea de entrada P y se reinicia a 0
cuando sobre la lnea de entrada R se tiene el nivel lgico 1.

El problema expresado mediante un diagrama de tiempos:

Tabla primitiva del flujo de estados partiendo de la descripcin verbal o

escrita del problema:

PR 00
Significado 01 11 10 Z
E
Estado inicial A A B X C 0
Reinicio sin pulso B A B D X 0
Captura de pulso C E X D C 1
Reinicio con pulso D X B D F 0
Bajada del pulso sal.1 E E B X C 1
Fin reinicio F A X D F 0

2. Reduccin del nmero de estados de la tabla

Los criterios y mtodos que se utilizan son exactamente los mismos que
los que se utilizaron en el diseo de circuitos secuenciales sncronos, por
tanto decimos que:

Dos estados son equivalentes si:

2.1. Todos sus estados siguientes tienen salidas iguales;

2.2. Si los estados siguientes son diferentes, estos tambin debern
conducir a estados equivalentes.
Consecuentemente tendremos:

 B
C X X
D CF X
E X X X
F CF X X
A B C D E

Los estados A y B se fusionan en el nuevo estado a.

Los estados C y E se fusionan en el nuevo estado b.
Los estados D y F se fusionan en el nuevo estado c.
La tabla de estados reducida ser:

PR
00 01 11 10 Z
E
a a a c b 0
b b a c b 1
c a a c c 0

3. Seleccin y asignacin de cdigos de estado libres de carreras

crticas

El objetivo es asignar a cada estado una combinacin de variables

internas de manera tal que solo cambie una variable entre estados
adyacentes.

Una manera de determinar las posibles adyacencias es mediante los

diagramas de estado, que nos muestran las posibles adyacencias para la
codificacin correspondiente:

a b

10

 Como podemos observar, para diferenciar los cambios de estado con el

cambio de un solo bit, ser necesario incluir un estado intermedio
transitorio (c), por ejemplo entre los estados b y c, con lo que el nuevo
diagrama de estados quedar de la siguiente forma:

00 01

a b

10 11
c c

La nueva tabla de estados quedar:

PR
00 01 11 10 Z
E
a a a c b 0
b b a c b 1
c X X c X X
c a a c c 0

A continuacin se muestra la correspondiente tabla de estados codificada:

PR
00 01 11 10 Z
Y 1Y 2
00 00 00 10 01 0
01 01 00 11 01 1
11 X X 10 X X
10 00 00 10 10 0

4. Construccin de la tabla de transiciones

Para la construccin de la tabla de transiciones se procede de manera

similar que para los circuitos secuenciales sncronos, es decir que si la
realizacin de las funciones de excitacin sern realizadas mediante
lgica combinacional realimentada, directamente la tabla de estados
codificada se constituye en la tabla de transiciones; sin embargo, si se va
ha utilizar algn dispositivo de memoria, este tambin debe ser asncrono,

11

 como por ejemplo el flip flop SR, en cuyo caso, la tabla de transiciones se
dar en funcin a la ecuacin caracterstica correspondiente.

5. Construccin de los mapas de Karnaugh y realizacin de las

ecuaciones de excitacin libre de riesgos

De las tablas de transicin libre de carreras, mediante la utilizacin del

mtodo de Karnaugh para la reduccin de funciones lgicas, obtenemos
las funciones lgicas con las que se implementarn los circuitos lgicos
realimentados o en su caso los circuitos de excitacin para las entradas
de los flip flop con los que se realizar el circuito correspondiente.

Y1* P Y2* P

0 0 1 0 0 0 0 1
0 0 1 0 Y1 1 0 1 1 Y1
Y2 x x 1 x x x 0 x
Y2
0 0 1 1 0 0 0 0
R R
*
Y1 = P R + P Y1 = P R PY1

Y2* = Y2R +Y1 Y2 P +Y1 PR = = Y2R Y1 Y2 P Y1 PR

Z = Y2

Dibujar el diagrama lgico

R
Y1

Y2 Z

12

 6. Verificacin de la existencia de posibles riesgos esenciales;

asegurando, en su caso, que los tiempos mnimos de excitacin y
realimentacin sean ms largos que los retrasos en la lgica de
entrada.

Para que un circuito en modo fundamental trabaje en forma apropiada

debe satisfacer lo siguientes cinco requisitos:

7.1. Las variables de entrada solo deben cambiar una por vez, debiendo
existir un lmite mnimo entre cambios sucesivos.
7.2. Existe un tiempo mximo de propagacin a travs de la lgica de
excitacin y rutas de realimentacin; este tiempo mximo, debe ser
menor que el tiempo entre cambios de entrada sucesivos.
7.3. La asignacin de estados (tablas de transicin) debe estar libre de
carreras crticas.
7.4. La lgica de excitacin de estar libre de riesgos.
7.5. El tiempo de propagacin mnimo a travs de la lgica de excitacin
y rutas de realimentacin debe ser mayor que el retardo mximo de
tiempo a travs de la lgica de entrada.

13