El Transistor de Efecto de Campo (FET)

J.I.Huircan, R.A. Carrillo

Universidad de La Frontera.
December 10, 2011

Abstract
El FET es un dispositivo activo que opera como una fuente de cor-
riente controlada por voltaje. Los ms comunes son los transistores de
compuerta aislada llamados MOSFET y los de compuerta de unin llama-
dos JFET. Posee cuatro zonas de operacin, ohmica o lineal, saturacin,
corte y ruptura.

1 Introduccin
El Transistor de Efecto de Campo ( Field Eect Transistor) es un dispositivo
semiconductor cuyo funcionamiento se basa en el control de la corriente por
medio de un campo elctrico. Estos fueron propuestos inicialmente en su versin
JFET por W. Shockley en 1952.

1.1 Caractersticas Generales

El FET tiene tres terminales: Fuente (Source), Drenador (Drain) y Compuerta
(Gate). Este ltimo es el terminal de control. El voltaje aplicado entre la
compuerta y la fuente controlar la corriente entre la fuente y el drenador. Es
un dispositivo unipolar, pues, la corriente es transportada por portadores de una
polaridad, ser canal N si la corriente se debe a e , o canal P, si la corriente se
debe a h+ .
Ventajas

Alta impedancia de entrada 107 10 12

[ ]:
Ideal como etapa de entrada para todo amplicador.
Mejor estabilidad a To que el BJT.
Niveles de ruido ms bajo.
Tecnologa de fabricacin ms sencilla

Desventajas

1
 Respuesta en frecuencia no muy aceptable, debido a su alta capacidad de
entrada.
No poseen buena linealidad.
Muy sensibles a descargas electrostticas.

1.2 Tipos de FET

De puerta aislada, MOSFET (Metal - Oxide - Semiconductor FET).
De puerta de unin, MESFET o bien, JFET (junction FET).

FET

Puerta Aislada Puerta de Unin

MOSFET
JFET MESFET

Enriquecimiento Empobrecimiento
Canal N Canal P
Canal N Canal P Canal N Canal P D D D
D D D D
G
G G G G G G
S
S S S S S S

Figure 1: Tipos de FET.

2 El MOSFET de enriquecimiento canal n

Tambin recibe el nombre de MOSFET de Acumulacin, Incremental o Acre-
centamiento. El smbolo se muestra en la Fig. 2b. Si el sustrato est unido a la
fuente, se simplica de acuerdo a la Fig. 2 c - d.
G
D D D
S D
G G G
n n Sustrato

p S S S

Sustrato

(a) (b) (c) (d)

Figure 2: (a) MOSFET canal n. (b) Smbolo. (c) Simbolo, sustrato unido a la
fuente. (d) Smbolo abreviado del MOSFET.

2
2.1 Funcionamiento
De acuerdo el diagrama de la Fig. 2a, la compuerta est aislada por una pelcula
de SiO2 (Dixido de silicio), el transistor se polariza de acuerdo a la Fig. 3a.
v
GS
+
iD
iD G
S D
D

n n
G +
v
DS +
+
p v
v DS
GS
S

(a) (b)

Figure 3: Polarizacin del MOSFET.

El anlisis se realiza de acuerdo a la variacin del voltaje en la compuerta y

el voltaje vDS . Para vGS = 0, de acuerdo a la Fig. 4a se observan dos junturas,
sustrato-drenador y sustrato-fuente, donde la primera est polarizada inversa
debido a vDS , as iD = 0, por lo tanto se dice que el transistor est en corte. El
MOSFET permanecer en corte para valores de vGS menores al voltaje umbral
VT .

v = 0 v > VT v GS > V T
GS GS
+ +
iD iD iD
G G G
S D S D S D
------
n n n n n n

+ + +
p vDS p v vDS > v _V
DS p GS T

(a) (b) (c)

Figure 4: (a) vGS = 0. (b) Formacin del canal n. (b) Estrangulamiento del
canal.

Si se incrementa vGS , la tensin positiva en la compuerta, de acuerdo a la

Fig. 4b, sta atrae a los e del sustrato ubicado entre los terminales D y S , lo
que implica que dichos e se acumulan en la supercie inferior de la compuerta
(G), formndose un canal conductor tipo n, producindose una corriente iD para
vGS > VT . Al aumentar lvemente vDS , la corriente iD aumenta de acuerdo a
(1), lo cual ocurre mientras vDS < (vGS VT ).
2
iD = k 2 (vGS VT ) vDS vDS (1)
Esta zona se conoce como zona ohmica o lineal, sin embargo, al aumentar
vDS , el canal se empieza a estrechar hasta que se produce el estrangulamiento

3
(pinch-o) como se indica en la Fig. 4c. Esto ocurre para valores de vDS =
vGS VT : Dado que se produce un aumento de la resistencia del canal, para un
nuevo aumento de vDS , el aumento de iD ser pequeo, por lo tanto el FET se
encuentra en saturacin y su comportamiento estar dado por (2).
2
iD = k (vGS VT ) (2)
Donde k depende de la estructura fsica del FET. La curva indicada en la
Fig. 5 muestra el comportamiento de la ecuacin (1) y (2) para un valor vGS
jo mayor que VT , en funcin de vDS .

iD

vDS < vGS - VT v DS > v - VT

GS

Ohmica Saturacin vDS

Figure 5: Zona ohmica y saturacin.

La curva iD vGS se indica en la 6a. Para distintos valores de vGS es posible

obtener distintas curvas iD vDS , luego para valores de vGS3 > vGS2 > vGS1 se
tendrn las curvas de la Fig. 6b.

iD [mA]
iD [mA]
Regin
Regin
S a t ura ci n
hmica v
GS 3

v
GS 2

v
GS 1

[V] [V]
V v C orte v
T GS DS
(a) (b)

Figure 6: (a) Curva iD vGS . (b) Curva iD vDS del MOSFET de acumulacin.

2.2 Caractersticas del MOSFET de Enriquecimiento

No existe IDSS :

4
 Se utilizan para fabricacin de circuitos integrados.
Requiere una vGS > 0.
Para canal n, vT > 0 y vGS > 0; para canal p, VT < 0 y vGS < 0:
2
Para vGS > vT ) iD = k (vGS VT ) , donde k es una constante dependiente
del mtodo de fabricacin, su dimensin es [ mA
V 2 ]:

3 El JFET canal n
Sea el JFET canal n de la Fig. 7.
G

D
p
S D G
Canal n

p
S

(a) (b)

Figure 7: (a) Estructura de un JFET. (b) Smbolo.

La operacin del JFET se realiza mediante un circuito externo como se

muestra en la Fig. 8. Se aplica una fuente de tensin VDD , al drenaje y una
fuente de tensin a la compuerta, VGG . La fuente VDD provoca una tensin
vDS , la cual hace circular una corriente de drenaje iD hacia la fuente, la que
ser identica a la corriente de la fuente. La tensin vGS que es igual la VGG ,
crea una regin desrtica en el canal, que reduce el ancho de ste y por lo tanto
aumenta la resistencia entre el drenaje y fuente, como la juntura compuerta -
fuente est polarizada inversa, entonces la corriente por la compuerta es cero.

+
G
D VGG

p
G +
V S D
DD Canal n
VGG
+ p +
VDD
S

(a) (b)

Figure 8: Polarizacin del JFET.

Considerando VGG = 0 y un pequeo potencial en el drenaje como se indica

en la Fig. 9a, los e uirn desde la fuente hasta el drenador, as existir una

5
 v =0
GS
G G

p p
+
S D S + D
Canal n +
+ + +
p p
VDD VDD

(a) (b)

Figure 9: Funcionamiento del JFET.

corriente iD . La corriente en la compuerta ser cero, pues la juntura p-n est

polarizada inversa.
La intensidad de la corriente depender de vDS . Mientras aumenta vDS , la
corriente iD alcanza la saturacin. Si vDS sigue aumentando iD ser constante.
La corriente de saturacin para vGS = 0, se denomina IDSS . Haciendo vGS ms
negativo, se crea una regin desrtica (regin donde no existen portadores) y se
cierra para un valor de iD menor al de saturacin.
iD [mA] iD [mA]
I
DSS 0 I
DSS

-1

-2
[V] [V]
v v
DS GS Vp

(a) (b)

Figure 10: (a) Curva iD vDS . (b) Caracterstica iD vGS .

Si vGS disminuye ms, se alcanza un valor de vGS despus del cual iD se

hace cero, sin importar el valor de vDS . este valor se llama vGSOF F , o tensin
de estrangulamiento (Vp ). Para el JFET el Vp es negativo. La ecuacin de
Schockley indicada en (3) describe la caracterstica iD vGS del JFET, la cual
se indica grcamente en la Fig. 10b.
2
vGS
iD = IDSS 1 (3)
Vp
Donde IDSS es la corriente de saturacin inversa y Vp ; la tensin de estran-
gulacin del canal. Bastar conocer IDSS y Vp ;los cuales son proporcionados
por el fabricante, para que la caracterstica quede determinada . La corriente
IDSS es funcin de la T o . Vp < 0 para JFET canal n y Vp > 0 para JFET canal

6
 iD [mA]

I = 10 0
DSS

-1

-2
[V] [V]
v -3 v
GS DS

Figure 11: Ejemplo de curva iD vGS ; iD vDS .

p. La Curva de la Fig. 11, entrega una descripcin completa del dispositivo, en

ella se dibuja la ecuacin de Schockley en conjunto con la curva de salida.

4 Polarizacin Bsica del JFET

4.1 Diseo
Sea el circuito de polarizacin, disear para IDQ = 3 [mA], vDS = 4 [V ] ; IDSS =
5 [mA], VDD = 10 [V ] y Vp = 4 [V ] :

RD
RG

iD
iG V
DD
VGG

Figure 12: Circuito de Polarizacin ja para el FET.

Planteando la una ecuacin en la entrada, se tiene

VGG = iG RG + vGS (4)

Planteando una ecuacin en la salida

VDD = iD RD + vDS (5)

Dado que iG = 0, entonces VGG = vGS : Mediante la ecuacin de Schockley
se determina vGS .

7
 2
vGS
3 [mA] = 5 [mA] 1 (6)
4 [V ]
r !
3
vGS = 4 1 = 0:901 [V ] (7)
5

As se tiene que VGG = 0:901 [V ] ; luego de la ecuacin de salida

VDD vDS 10 [V ] 4 [V ]
RD = = = 2 [K ] (8)
iD 3 [mA]
El valor de RG se considera un valor alto, comunmente 1 [M ] : El punto de
operacion se muestra en la Fig. 13.

iD [mA]

5 0V

3 -0.9V

[V] v v
GS -4 -0.9 4 10 DS [V]

Figure 13: Ejemplo punto de operacin.

5 Conclusiones
El FET es un dispositivo activo que funciona como una fuente de corriente con-
trolada por voltaje. Bsicamente el voltaje en la compuerta vGS , controla la
corriente iD entre el drenador y la fuente. Para el JFET, la ecuacin que da
cuenta del comportamiento es la ley de Schockley, en la cual al corriente IDSS ,
llamada corriente de saturacin ser la mxima permitida (para el JFET canal
n), el voltaje Vp (tambin llamado VGSOF F ) permite establecer el rango del
voltaje vGS y delimita el corte del transistor. Para el MOSFET de enriquec-
imiento se utiliza la relacin en la regin de saturacin como ecuacin para la
zona activa, donde la el voltaje umbral VT , establece el valor mnimo del voltaje
en la compuerta, la constante K de fabricacin ser considerada como dato del
fabricante.