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PDF: VonNeumann
PDF: VonNeumann
Unidad
Central de Memoria
Proceso Principal
CPU
Computador Sistema de
interconexin
Entrada
Salida
Lneas de
comunicacin
Caractersticas principales
3 componentes principales:
CPU:
Unidad de Control, Unidad aritmtico lgica (ALU), Registros
Memoria principal:
Almacena programas y datos
Sistema de Entrada/Salida
Procesamiento secuencial de instrucciones
Datos binarios
Un sistema de interconexin
Conecta la memoria y unidad de control
Fuerza la alternacin entre ciclos de lectura y ejecucin
Estructura (CPU)
CPU
Computer Unidad
Registros Aritmtica y
I/O
Lgica
System CPU
Bus Interconexin
Memory
Interna de la CPU
Unidad
de
Control
CPU
Unidad de Control (UC)
Controla todos los componentes
Interpreta instrucciones
Decodifica y Ejecuta instrucciones.
Transforma instrucciones en rdenes a
otros componentes
Puede ser programada por hardware
(cableada) y microprogramada (varias
microinstrucciones por instruccin)
3. Ejecutar la instruccin
indicada en el registro de
instruccin IR
Ciclo de Ejecucin
1. UC obtiene la prxima instruccin de
memoria (usando el registro PC)
2. Se incrementa el PC
3. La instruccin es decodificada a un
lenguaje que entiende la ALU
4. Obtiene de memoria los operandos
requeridos por la operacin
5. La ALU ejecuta y deja los resultados
en registros o en memoria
6. Repetir paso 1
Ciclo de ejecucin
La unidad de control levanta la prxima de memoria
usando el contador de programa (o RPI) que dice en
que direccin esta la prxima instruccin.
Ciclo de ejecucin
La instruccin es decodificada a un lenguaje que
entiende la ALU (unidad aritmtica lgica).
Ciclo de ejecucin
Cada operando requerido para ejecutar es levantado de
la memoria principal y ubicado en registros dentro de la
CPU.
Ciclo de ejecucin
La ALU ejecuta la instruccin y coloca los resultados en
registros o en memoria.
Tipos de Operaciones
Procesador-memoria
Transferencia de datos entre la CPU y la memoria
Procesador-E/S
Transferencia de datos entre la CPU y un modulo de
E/S
Procesamiento de datos
Alguna operacin aritmtica o lgica sobre los datos
Control
Alteracin de la secuencia de operaciones
Ej.: jump
La IAS (Institute for Advance Study,
Princeton University)
Estructura de la IAS
(UC)
Mquina von Neumann
Detalles de la estructura
MBR:
Memory Buffer Register
(UC)
Mquina von Neumann
Detalles de la estructura
MAR:
Memory Adress Register
Especifica la direccin en
memoria de la palabra que va a
ser escrita o leda en MBR.
(UC)
Mquina von Neumann
Detalles de la estructura
IR:
Instruction Register
(UC)
Mquina von Neumann
Detalles de la estructura
IBR:
Instruction Buffer Register
(UC)
Detalles de la estructura
PC:
Program Counter
(UC)
Detalles de la estructura
AC y MQ:
Accumulator y Multiplier
Quotient
(UC)
Registros en otras arquitecturas
Modelo de von Neumann
Bus del Sistema
Una posible configuracin
Buses
Transfieren informacin
Su tamao es un punto clave en la
performance del sistema
8, 16, 32, 64 bits
Address bus
Control y sincronizacin
Seal de lectura escritura a memoria
Seales del reloj
Solicitud de interrupcin
Modelos no von Neumann
Cuello de von Neumann
El procesador ejecuta una instruccin por vez
Comunicacin con Memoria y E/S empeoran la cosas..
Mejoras:
Buses especializados
Interrupciones
Unidades de punto flotante
Caches,
Pipelines
Otro enfoque: apartarse de la arquitectura clsica de von
Neumann.
Agregar procesadores es una posibilidad
Modelos no von Neumann