CIRCUITOS ELECTRONICOS INTEGRADOS

III Ciclo

Laboratorio N 15
DISEO JERARQUICO

LAB. N 15 Diseo jerrquico

PROGRAMA DE FORMACIN REGULAR

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Diseo Jerrquico
Objetivos
1. Desarrollar circuitos digitales usando las herramientas de diseo jerrquico del software de
desarrollo ISE Project Navigator de Xilinx.
2. Integrar bloques funcionales en sistemas de mayor complejidad usando diseo jerrquico.
3. Simular circuitos lgicos jerrquicos usando el simulador ISIM del ISE Project Navigator.
4. Analizar e interpretar los resultados de la simulacin.

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Preparacin
Para la realizacin de este laboratorio se requiere la lectura previa de su bibliografa, material y
apuntes de clase. As mismo, se recomienda buscar informacin del mismo fabricante acerca del
manejo del software a emplear, ISE Project Navigator. El alumno debe tener claro los conceptos
dados en las clases tericas y afianzarlos con informacin adicional de diversas fuentes.

Equipos y Materiales

PC con software de desarrollo de Xilinx, ISE Project Navigator

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Marco terico
Tarjeta de evaluacin Spartan-3AN
Se muestran los pines de E/S de pulsadores, switches y LEDs a ser empleados en el presente
proyecto.

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Procedimiento
PRIMERA PARTE Control de una faja transportadora mediante un motor
Se requiere realizar el diseo de un sistema que controle un motor el cual acciona una faja que
transporta cajas tal como se muestra en la figura.

El sistema debe de tener los siguientes controles:

a. Un interruptor de habilitacin de todo el sistema

EN

b. Un pulsador START/STOP
c. Control de configuracin de nmero de cajas

ST
NC

d. Control de borrado de nmero de cajas

e. Control para cambiar el sentido de giro del motor

La estructura del sistema est descrita mediante el siguiente diagrama de bloques.
Cada bloque est identificado con un nmero (1 al 8).

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GIRO

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Los siguientes circuitos conforman los bloques de la parte lgica.
Bloques 1, 2, 4, 6
Habilitacin
del sistema

Cajas a contar
Borrado

Configuracin de
nmero de cajas

Cajas
contadas

Sensor de
cajas

Giro
(al motor)

Control
de giro

Bloque 3
Comparador de cajas
BEGIN
IF N[3..0] == C[3..0] THEN
igual = B"1";
ELSE
igual = B"0";
END IF;
END;

N [3..0]
C [3..0] Cajas contadas

Cajas a contar

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Bloque 5A

Bloque 5B
BEGIN
IF A[3..0] > B[3..0] THEN
AmayorB = B"1";
ELSE
AmayorB = B"0";
END IF;
END;

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Se pide:
a) Implementa en el ISE Project Manager los tres bloques indicados (dos esquemas y un mdulo
VHDL). Realizar los bloques usando el editor grfico o el de texto de acuerdo a cada caso
Compilarlos y depurarlo. Simularlos y comprobar su correcto funcionamiento.
b) Generar un archivo de librera o smbolo de cada bloque.
c) Una vez terminado el diseo de los bloques de la parte lgica, realizar la integracin de todo el
sistema usando los archivos de librera antes editado y de acuerdo al diagrama siguiente.
d) Generar el test bench. El diagrama final debe ser compilado, depurado y simulado hasta
obtener un sistema sin errores y con funcionamiento de acuerdo a la lgica del problema.

e) Luego realizar el proceso de asignacin de pines considerando los siguientes pines para las
entradas indicadas.
Entradas
Habilitacin

ROT_A (T13)
StartStop
BTN_NORTH (T14)
Borrado
NumeroCajas
CajaSensadas
SentidoGiro
IncreVelocidad
DecreVelocidad
RelojModulador

interruptor

pulsador
interruptor
SW3 (T9)
pulsador
BTN_WEST (U16)
interruptor
SW2 (U8)
interruptor
SW1 (U10)
pulsador
BTN_SOUTH (T15)
pulsador
BTN_EAST (T16)

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Salidas
Ccomparacion

LED

Cgiro
SalidaModulador

LED
LED5 (V20)

LED

LED7 (W21)
LED6 (Y22)

Desarrollo (referencial)
Deber contener lo siguiente:
1. Creamos un proyecto, tipo esquema, de nombre LAB15_1.

2. Aadimos nueva fuente, de tipo esquema y nombre BLOQUES1246.sch

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3.

Dibujamos el esquema segn la gua.

Para el TEST BENCH:

ENABLE
EN iniciar en 0 y luego dejarlo 1
30ns
BORRADO B iniciar en 0, luego pasar a 1m dejarlo en 0
30ns
500ns
NUM_CJAS NC dar unos 5 pulsos de 20ns
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Sensor_Cjas SC simular como reloj de 50ns de periodo
GIRO
500ns en alto y 500ns en bajo

4. Definimos el TEST BENCH para esta fuente y verificamos su funcionamiento.

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5. Convertir el esquema en SIMBOLO

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Aqu puede reordenar la ubicacin de los

pines, seleccionndolos y movindolos.
Tambin, el tamao del rectngulo.
Grabe y luego cierre la ventana de edicin
de smbolo.

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6. Implementar el cdigo del COMPARADOR DE CAJA (BLOQUE3)
BEGIN
IF N[3..0] == C[3..0] THEN
igual = B"1";
ELSE
igual = B"0";
END IF;
END;

7. Agregar una nueva fuente de tipo VHDL.

1. Agregar una nueva fuente de tipo VHDL.

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8. Convertir el cdigo VHDL en un SIMBOLO.

9. Verifique la creacin de este smbolo y tambin del anterior.

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10. En el mismo proyecto, crear una nueva fuente de tipo esquema y dibujar bloque 5A.
Previamente crear un SIMBOLO para el 74192.

Mdulo fuente

Test bench

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BLOQUE5A
11. En el mismo proyecto, crear una nueva fuente de tipo VHDL MODULE y crear el SIMBOLO
BLOQUE5B.
BEGIN
IF A[3..0] > B[3..0] THEN
AmayorB = B"1";
ELSE
AmayorB = B"0";
END IF;
END;

12. Incorporar, en un solo esquema, todos los bloques o smbolos creados.

13. Asignar los MARKERs del proyecto a pines fsicos de la tarjeta SPARTAN-3AN.

14. En el entorno de PlanAhead, asignar los puertos del diseo (SCALAR PORTS) a los pines
fsicos (columna SITE).

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Informe
Modelo de Informe
CARTULA
Deber contener lo siguiente:
1. Logo de la institucin
2. Nombre del curso
3. Nombre del laboratorio
4. Nombres de los integrantes
5. Seccin a la que pertenecen
6. Fecha de realizacin
7. Fecha de presentacin
8. Nombre del Profesor
FUNDAMENTO TERICO (1 punto)
Deber ser conciso y redactado con lenguaje propio. Estar basado en las lecturas recomendadas u
otras fuentes de informacin relacionada con el tema y circuitos experimentados en el laboratorio.
PARTE 01 - Control de una faja transportadora mediante un motor (9 puntos)
Determine:
a) Implementacin de los componentes.
b) Test bench y verificacin de cada componente.
c) Integracin de los componentes en un diseo jerrquico.
d) Test bench
e) Simulacin y verificacin
f) Asignacin de pines
PARTE 02 Observaciones y conclusiones (1 punto)

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APLICACION DE LO APRENDIDO 5 PUNTOS
Realice el diseo para la sincronizacin del movimiento de dos fajas que transportan cajas en funcin
de dos sensores colocados como se muestra en la figura.

Los motores tienen como mando las lneas de START/STOP y de Cambio de sentido de Giro.
La condicin es que por criterios de ahorro de energa las fajas no deben de moverse si no estn
transportando cajas. Se pide lo siguiente:

1
2
3
4
5
6

a) Realizar el diagrama de bloques

b) Indicar la funcin lgica realizada por cada bloque
c) Disear cada bloque, implementar mediante el ISE Project Navigator
d) Depurar y simular cada bloque
e) Integrar todo en un diseo jerrquico. Simular y verificar
f) Definir las entradas y salidas y la configuracin de pines en el integrado

OBSERVACIONES GENERALES
1. La presentacin del informe es grupal y virtual. Debe ser presentada en la clase siguiente a su
realizacin, por correo electrnico.
2. Se tomar en cuenta las reglas de ortografa en la redaccin del informe.

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