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Modulo Microelectronica Version1 PDF
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ESCUELADECIENCIASBSICAS,TECNOLOGAEINGENIERA
CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
299008 - MICROELECTRNICA
FAIBER ROBAYO BETANCOURT
(Director Nacional)
BOGOT D.C
Julio de 2009
UNIVERSIDADNACIONALABIERTAYADISTANCIA UNAD
ESCUELADECIENCIASBSICAS,TECNOLOGAEINGENIERA
CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
se
espera
continuar
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INTRODUCCIN
"Losprincipiosdelafsica,comoyoloveo,nohablansobrelaposibilidadde
maniobrarcosastomoportomo.Estonoesunintentodeviolaralguna
ley;esalgoqueenprincipiosepuedehacer;peroenlaprctica,noseha
hechoporquesomosdemasiadograndes."
RichardFeynman(premioNobeldefsica1959)
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INDICE DE CONTENIDO
UNIDAD 1............................................................................................................................................ 22
CAPTULO 1: INTRODUCCIN A LA MICROLECTRNICA Y PROCESOS DE
FABRICACIN.................................................................................................................................. 24
LECCIN 1: BREVE HISTRICA SOBRE LA MICROELECTRNICA........................ 24
EL PASADO DE LA ELECTRNICA .......................................................................................... 24
LA ELECTRNICA Y LOS SEMICONDUCTORES ................................................................ 25
LA MICROELECTRNICA Y EL SIGLO XX ............................................................................. 26
LECCIN 2: TENDENCIAS FUTURAS....................................................................................... 31
INTRODUCCIN .............................................................................................................................. 31
SMALLER ........................................................................................................................................... 31
FASTER, CHEAPER......................................................................................................................... 33
EL LMITE FSICO ............................................................................................................................. 34
CONCLUSIONES ............................................................................................................................. 39
AUTOEVALUACIN: ....................................................................................................................... 39
LECCIN 3: PROCESO DE FABRICACIN............................................................................. 40
FABRICACIN DE NMOS Y PMOS.............................................................................................. 40
FABRICACIN DE BJT Y FET ...................................................................................................... 42
MOSFET de empobrecimiento ......................................................................................................... 43
AUTOEVALUACIN......................................................................................................................... 45
LECCIN 4: BLOQUES ANALGICOS BSICOS................................................................. 46
AMPLIFICADOR OPERACIONAL IDEAL .................................................................................. 46
COMPORTAMIENTO EN CONTINUA (DC) ............................................................................... 47
COMPORTAMIENTO EN ALTERNA (AC).................................................................................. 47
CONFIGURACIONES ...................................................................................................................... 48
Comparador........................................................................................................................................ 48
Seguidor .............................................................................................................................................. 48
Inversor................................................................................................................................................ 49
Integrador ideal.................................................................................................................................. 51
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APLICACIONES ............................................................................................................................... 52
ESTRUCTURA .................................................................................................................................. 52
PARMETROS ................................................................................................................................. 54
LIMITACIONES ................................................................................................................................. 54
Espejo de corriente........................................................................................................................... 56
AUTOEVALUACIN: ....................................................................................................................... 58
LECCIN 5: REGLAS DE DISEO ............................................................................................. 59
INTRODUCCIN ............................................................................................................................... 59
PROCESOS DE DISEO................................................................................................................. 62
TCNICAS DE DISEO MICROELECTRNICO ....................................................................... 66
AUTOEVALUACIN: ....................................................................................................................... 71
CAPTULO 2: REPASO DE ELECTRONICA DIGITAL .......................................................... 73
INTRODUCCION .............................................................................................................................. 73
LECCIN 1: PUERTAS LOGICAS............................................................................................... 73
PRIMERAS FAMILIAS LGICAS: C. I. CON TRANSISTORES BIPOLARES..................... 75
DESARROLLO DE LAS TECNOLOGAS MOS: FAMILIA CMOS.......................................... 77
PUERTAS LGICAS DE LA FAMILIA CMOS ............................................................................ 78
Inversores CMOS............................................................................................................................... 78
Compuerta NAND CMOS ................................................................................................................. 79
Compuerta NOR CMOS ................................................................................................................... 80
Compuertas AND Y OR .................................................................................................................... 81
AUTOEVALUACION ......................................................................................................................... 81
LECCIN 2: DIAGRAMAS DE TIEMPOS, RETARDOS......................................................... 82
AUTOEVALUACION ......................................................................................................................... 83
LECCIN 3: CIRCUITOS COMBINACIONALES ..................................................................... 85
CIRCUITOS SUMADORES ............................................................................................................. 86
CODIFICADORES Y DECODIFICADORES................................................................................. 88
MULTIPLEXORES Y DEMULTIPLEXORES................................................................................ 93
CIRCUITOS COMPARADORES .................................................................................................... 97
GENERADORES/COMPROBADORES DE PARIDAD.............................................................. 98
AUTOEVALUACION ....................................................................................................................... 100
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AUTOEVALUACION....................................................................................................................... 130
LECCIN 2: DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS (CPLD Y
FPGA)................................................................................................................................................ 131
CPLD.................................................................................................................................................. 131
Matriz de Interconexiones Programables ........................................................................ 132
Bloques Lgicos ................................................................................................................... 132
Las familias MAX340 y MAX5000................................................................................................. 134
Macroceldas.......................................................................................................................... 134
Celda de entrada/salida ...................................................................................................... 136
FPGA...................................................................................................................................... 136
Antifuse .............................................................................................................................. 137
SRAM ................................................................................................................................. 137
Celdas Lgicas ..................................................................................................................... 137
AUTOEVALUACION...................................................................................................................... 140
LECCIN 3: CARACTERISTICAS ESPECIALES.................................................................. 141
Facilidad de diseo ....................................................................................................................... 141
Prestaciones ................................................................................................................................... 141
Fiabilidad.......................................................................................................................................... 141
Economa ......................................................................................................................................... 142
Seguridad......................................................................................................................................... 142
Consumo de corriente en los PLDs.......................................................................................... 143
AUTOEVALUACION....................................................................................................................... 144
LECCIN 4: DISPOSITIVOS ANALOGICOS PROGRAMABLES ..................................... 145
EVOLUCIN DE LOS FPAAs ...................................................................................................... 146
AUTOEVALUACION...................................................................................................................... 147
LECCIN 5: FAMILIAS DE DISPOSITIVOS ANALOGICOS .............................................. 148
FPAAs COMERCIALES.................................................................................................................. 148
Circuitos FPAAs de Lattice............................................................................................................. 148
Circuitos FPADs de Zetex .............................................................................................................. 150
Circuitos FPAAs de Anadigm......................................................................................................... 152
AN120E40 y AN220E04 ................................................................................................................. 154
AUTOEVALUACION...................................................................................................................... 155
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AUTOEVALUCION.......................................................................................................................... 194
CAPTULO 5: LENGUAJES DE DESCRIPCION Y FORMATOS ...................................... 195
INTRODUCCION ............................................................................................................................ 195
LECCIN 1: MODELOS Y SIMULADORES FISICOS ............................................................ 195
MODELOS Y SIMULADORES ELCTRICOS........................................................................... 195
MODELOS Y SIMULADORES LGICOS .................................................................................. 200
AUTOEVALUACION....................................................................................................................... 202
LECCIN 2: VHDL BASICO ......................................................................................................... 203
HISTORIA ......................................................................................................................................... 203
CARACTERSTICA PRINCIPALES DE VHDL ......................................................................... 205
Modelo de estructura....................................................................................................................... 205
Modelo de concurrencia.................................................................................................................. 206
Modelo de tiempo............................................................................................................................. 208
UNIDADES BSICAS DE DISEO ............................................................................................. 210
Declaracin de entidad ................................................................................................................... 211
Arquitectura....................................................................................................................................... 212
Configuracin.................................................................................................................................... 215
Paquetes............................................................................................................................................ 216
Bibliotecas ......................................................................................................................................... 217
AUTOEVALUACION....................................................................................................................... 218
LECCIN 3: NIVELES DE DESCRIPCINVHDL ................................................................... 219
ETAPAS BSICAS EN EL PROCESO DE DISEO................................................................ 220
Definicin de los requerimientos del diseo................................................................................ 220
Modelado del diseo en VHDL ...................................................................................................... 220
Simulacin del Cdigo Fuente....................................................................................................... 221
Sntesis, Optimizacin y Ajuste del diseo.................................................................................. 221
Sntesis .............................................................................................................................................. 221
Optimizacin ..................................................................................................................................... 221
Ajuste ................................................................................................................................................. 221
AUTOEVALUACION....................................................................................................................... 224
LECCIN 4: MODELOS Y SIMULADORES DE ALTO NIVEL .............................................. 225
AUTOMATIZACIN DEL DISEO MICROELECTRNICO................................................... 228
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LISTADO DE TABLAS
Cuadro 1: Evolucin de las reglas de diseo de los circuitos integrados. ........................... 32
Cuadro 2: Evolucin de los chips de Intel en sus diversas caractersticas.[5] ..................... 33
Cuadro 3: Algunas reas tecnolgicas en crecimiento exponencial. [3] .............................. 34
Cuadro 4: Mejor ajuste actual al crecimiento de la microelectrnica. [3] .............................. 35
Cuadro 5: Ventas y computadoras personales estimadas en el mundo................................. 37
Tabla 4.1 Niveles de abstraccin y ejemplos de elementos utilizados en las
representaciones del diseo en las distintas vistas ................................................................... 165
Tabla 4.2 Variables a nivel fsico derivadas del proceso de fabricacin................................ 169
Tabla 4.3 Variables de diseo a nivel elctrico. ......................................................................... 170
Tabla 4.4 Variables de diseo a nivel lgico/macromodelo ..................................................... 171
Tabla 4.5 Variables de diseo a nivel de arquitectura............................................................... 172
Tabla 4.6 Prospeccin de mejoras de la velocidad en funcin de estrategias de diseo,
tomando como punto de partida el micro Alpha ......................................................................... 180
Tabla 4.7 Caractersticas de implementacin y de la tecnologa para un microprocesador
Alpha de ltima generacin............................................................................................................ 181
Tabla 4.8 Resumen de caracterIsticas de diferentes alternativas de realizacin de un
circuito integrado.............................................................................................................................. 192
Tabla 8.1: Evolucin de los FPAAs ............................................................................................ 294
Tabla 8.2: FPAAs comerciales .................................................................................................... 295
Tabla 8.3 Circuitos FPAAs de la familia IspPAC..................................................................... 297
Tabla 9.1 Ejemplo de comunicacin entre fpga y modem GSM.......................................... 339
Tabla 9.2 Resultados de la implementacin hardware .......................................................... 341
Tabla 9.3. Cambios en los ejes X y Y a 90. ......................................................................... 346
Tabla 9.4. Valores del acelermetro ADXL202E. ................................................................... 350
Tabla 9.5. Caractersticas del contador de control................................................................. 350
Tabla 9.6. Caractersticas de servomotor Futaba S3004. .................................................... 351
Tabla 9.7. Valores de inclinacin para las diferentes etapas. ............................................. 351
Tabla 9.8. Porcentaje utilizado del FPGA................................................................................. 352
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Figura 5.1. Biestable D sincronizado por flanco basado en una estructura maestro-esclavo
............................................................................................................................................................. 197
Figura 5.2. Descripcin mediante un lenguaje tipo SPICE del biestable D de Figura 5.1 .. 198
Figura 5.3. Resultados de una simulacin temporal para el biestable D de la Fig. 5.1....... 199
Figura 5.4. a) Macromodelo de un amplificador operacional y b) su descripcin en SPICE
............................................................................................................................................................. 199
Figura 5.5. Descripcin lgica de un biestable D incorporando informacin adicional a la
funcin lgica del componente ...................................................................................................... 202
Figura 5.6. Modelo de estructura en VHDL ................................................................................. 206
Figura 5.7. Modelo de concurrencia en VHDL............................................................................ 207
Figura 5.8. Ciclo de simulacin VHDL.......................................................................................... 209
Figura 5.9. Determinismo en la simulacin VHDL...................................................................... 210
Figura 5.10. Diagrama de la interfaz del semisumador de 2 bits ............................................ 212
Figura 5.11. Programacin mediante VHDL ............................................................................... 223
Figura 5.12. VHDL de un biestable D por flanco de subida
224
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Figura 8.8. Representaciones numricas comunes en los DSP comerciales .................. 306
Figura 8.9. (Arriba) Formato de coma flotante IEEE-754; 1 bit de signo, 8 de exponente
y 23 de mantisa. (Abajo) Formato en coma fija; 1 bit de signo y 31 bits significativos . 308
Figura 8.10. (Arriba) Arquitectura Von Neumann. (Abajo) Arquitectura Harvard ............ 312
Figura 8.11. Ejecucin de instrucciones sin pipeline ............................................................. 313
Figura 8.12. Procesador que utiliza la tcnica del pipeline .................................................. 313
Figura 8.13. Efecto en la pipeline ante la llegada de una instruccin de salto..314
Figura 8.14. Ncleo de los TMS320C62xx de Texas Instruments316
Figura 8.15 Tipos de DSP segn la aritmtica utilizada ...................................................... 318
Figura 8.16 Tipos de DSP segn el paralelismo del dispositivo ........................................ 320
Figura 8.17 Criterios de seleccin de DSPs ........................................................................... 320
Figura 8.18. Rango dinmico en DSPs .................................................................................... 321
Figura 8.19 Familias de DSPs .................................................................................................... 322
Figura 8.20 Areas de aplicacin de DSPs ............................................................................... 323
Figura 8.21. Ejemplo de aplicacin de DSPs.......................................................................... 324
Figura 9.1. Estructura general de la plataforma propuesta .................................................. 328
Figura 9.2. Aspecto final de la plataforma hardware ............................................................ 330
Figura 9.3. Estructura general de la arquitectura hardware diseada............................... 330
Figura 9.4. Estructura
hardware
detallada
en los submdulos
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UNIDAD 1
Nombre de la Unidad
Introduccin
TECNOLOGA MICROELECTRNICA
Los sistemas electrnicos que utilizan dispositivos de
potencia, fotnicos o de microondas son normalmente
dispositivos discretos. Por ejemplo, los diodos IMPATT
son utilizados como generadores de microondas, los
lseres como fuentes de radiacin ptica y los tiristores
como conmutadores de potencia. Sin embargo,
monocristalino e interconectado por patrones de
metalizaciones. Los circuitos integrados (CI) tienen
muchas
ms
ventajas
que
los
discretos
interconectados por cables o pistas metlicas. Estas
ventajas incluyen: la reduccin de efectos parsitos, ya
que en los CI con multinivel de metalizaciones se
reduce enormemente la longitud de las pistas
metlicas; una optimizacin del espacio, ya que los
dispositivos estn fabricados muy juntos; y una
drstica reduccin del coste de fabricacin, porque las
conexiones de los cables de un circuito discreto
requieren mucho tiempo y se producen errores de
conexin.
En este tema se combinan la descripcin de los
procesos bsicos estudiados en cursos anteriores
(Anlisis de circuitos, electrnica bsica y sistemas
digitales) con la fabricacin de los dispositivos activos y
pasivos en un circuito integrado.
Se analizan las principales tecnologas de circuitos
integrados, que estn asociadas con las dos familias de
transistores estudiadas: transistores bipolares (BJT) y
unipolares (MOSFET y MESFET). Finalmente se realiza
una introduccin a los Principales Dispositivos Lgicos
Programables.
Justificacin
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Intencionalidades
Formativas
Denominacin de
captulos
Describir el diseo y la
fabricacin de
un circuito integrado
y sus
interconexiones.
Identificar las diferentes puertas lgicas desde el
punto de vista de estructura interna diferenciando
sus tecnologas.
Retomar el tema de circuitos combinacionales y
circuitos secuenciales.
Identificar los circuitos a medida ASIC, reconocer
los diferentes Dispositivos Lgicos Programables y
sus caractersticas.
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EL PASADO DE LA ELECTRNICA
Las primeras observaciones relacionados con los fenmenos elctricos son
del tiempo de la Grecia Antigua (Tales de Mileto, Demcrito, etc...). Sin
embargo, no es hasta el siglo XIX cuando se desarrollan algunas teoras que
explican satisfactoriamente parte de dichos fenmenos. En 1893, Maxwell
reuni las investigaciones en el campo de la electricidad y magnetismo de
grandes cientficos tales como Coulomb, Ampere, Ohm, Gauss, Farad ay, y
public las reglas matemticas que rigen las interacciones electromagnticas.
corpuscular de la corriente
Aunque Maxwell no reconoce lanaturaleza
elctrica, sus
ecuaciones son
aplicables incluso despus del
establecimiento de la naturaleza discreta de la carga. La prediccin de la
existencia de ondas electromagnticas y su posibilidad de propagacin en el
espacio constituye muy probablemente la base del posterior desarrollo de las
comunicaciones, y en definitiva, de la Electrnica.
La Electrnica probablemente no se inicia hasta que Lorentz postul en 1895 la
existencia de cargas discretas denominadas electrones. Thompson hall
experimentalmente su existencia dos aos ms tarde y Millikan midi con
precisin la carga del electrn ya entrado el siglo XX. Hasta principios de este
siglo, la Electrnica no empez a tomar cariz tecnolgico. En 1904, Fleming
invent el diodo que denomin vlvula el cual consista en un filamento
caliente, emisor de electrones, situado en el vaco a una corta distancia de una
placa. En funcin de la tensin positiva o negativa de la placa, se produca
paso de corriente en una direccin. Esta vlvula se emple como detector de
seales inalmbricas y vino a sustituir a los detectores de galena utilizados hasta
ese momento, que eran de difcil construccin y precisaban de continuos ajustes
manuales.
Quiz el acontecimiento ms importante en la historia primitiva de la electrnica
tuvo lugar en 1906 cuando De Forest interpuso un tercer electrodo (rejilla) en
una vlvula de Fleming creando el tubo trodo denominado audin. En este
dispositivo, la aplicacin de una pequea tensin a la rejilla produce una alta
variacin de la tensin de la placa; por consiguiente, el audin fue el
primer amplificador de la historia. No obstante, se necesitaron varios aos
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http://www.itapebi.com.uy/pdfs/1cni.PDF
Este artculo fue preparado para el Primer Congreso Nacional de Informtica,
Montevideo, 1997. Fue publicado en 1999 por la Oficina de Apuntes del CECEA como
Perspectivas y tendencias de la Informtica en el Uruguay.
Moore relat muchas veces esta historia. Una las ltimas versiones se encuentra en
una entrevista en Business Week, 23jun97, p. 66.
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Moore tena tres datos: saba la fecha del primer transistor plano sobre silicio;
los primeros circuitos integrados, en 1961, tenan solamente 4 transistores y
observaba que en el presente es decir
1965 haban alcanzado la enorme suma de 200 transistores. De all peg un
salto al vaco y adelant que la densidad de transistores pareca duplicarse
cada ao. Gordon Moore sera consecuente con esta idea y se convertira en
uno de los pioneros del smaller, faster, cheaper: pocos aos despus fundara
Intel Corporation y liderara la revolucin de los microprocesadores y las
memorias electrnicas. En 1975, con la experiencia acumulada por Intel,
analiz la tendencia de nuevo y se declar que el nmero de transistores se
duplicaba cada dos aos. La cifra generalmente aceptada actualmente es
intermedia: cada 18 meses se duplica el nmero de transistores de los chips.
La Ley de Gordon Moore y algunas otras leyes relacionadas establecen que
los diferentes parmetros fsicos de los circuitos electrnicos integrados crecen
en forma exponencial en el tiempo. Estas leyes son tpicas leyes empricas
acerca de las cuales no existe mayor fundamentacin terica. Desde el
momento de su formulacin hasta el presente han sufridos algunas
modificaciones no substanciales en los valores de sus parmetros, pero su
validez ha permanecido esencialmente no cuestionada.
El nmero de transistores de un chip depende en forma crtica de las
dimensiones del transistor y de los dems elementos geomtricos empleados.
El tamao del chip no incide demasiado porque no se puede aumentar en
forma importante el tamao del trozo de silicio empleado. En la jerga tcnica
este problema se conoce como las reglas de diseo. El mosaico que forma el
chip emplea elementos que tienen un cierto tamao tpico. Este mdulo es
conocido como la regla de diseo empleada. El Cuadro 1 se presenta
algunas cifras.
Cuadro 1: Evolucin de las reglas de diseo de los circuitos integrados.
fecha reglas de diseo
1970
20 micras
1975
10 micras
1978
4,5 micras
1980
2 a 3 micras
1996
0,35 micras
1997
0,25 micras
1999
0,18 micras
ref.
[1]
[1]
[1]
[1]
[5]
[5]
[5]
Vale la pena sealar al pasar, como dato curioso porque no tiene importancia
de ningn tipo, que las dimensiones de las clulas son del orden de la micra.
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comentarios
mejora de caractersticas
versin original
mejor ajuste actual
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Comunicaciones
1,78
Resulta claro de estas cifras que la electrnica es una de las ramas que ms
ha crecido en la historia de la humanidad si la comparamos, por ejemplo, con
otra rea de crecimiento vertiginoso como es la aviacin. Sin embargo, las
cifras empricas muestran lo que es conocido por dems que las
comunicaciones crecen todava ms que la electrnica.
En el Cuadro 4 se presentan los coeficientes empricos actuales para el
crecimiento de la velocidad de procesamiento y del nmero de transistores de
los chips. Es interesante observar que la velocidad crece ms que la cantidad
de transistores, lo cual evidencia las mejoras de las tcnicas de diseo de los
procesadores por mayor empleo del paralelismo interno.
Cuadro 4: Mejor ajuste actual al crecimiento de la microelectrnica. [3]
rea de actividad
crecimiento de los MIPS
crecimiento del nmero de
transistores
B
k
1,56 0,002374
1,37
1,492
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estos lmites hacia el 2003. Otros autores sostienen que el proceso ser ms
lento y que recin en el 2010 se llegar a 0,1 micras 11. Su propuesta de nueva
tecnologa consiste en reemplazar los transistores por islotes atmicos de 20
nanometros de largo (0,02 micras) que contienen unos 60 tomos de silicio de
largo, porque todava no se manifiestan en forma molesta las propiedades
cunticas. Algunos van ms lejos, en la Universidad de Minnesota anunciaron
recientemente la posibilidad de almacenar un nico electrn por vez [7] y esto
permitira llevar muy lejos el lmite fsico de aplicacin de la ley de Gordon
Moore.
Cualquiera sea la posicin adoptada, parece existir acuerdo en los comienzos
del siglo XXI algo muy trascendente ocurrir con la microelectrnica y no es
claro que se puede continuar al ritmo en que se vena. Al detenerse el smaller
es de esperar consecuencias importantes para el cheaper y el faster.
La respuesta clsica al agotarse las posibilidades de chips ms densos es
emplear, en forma masiva, el paralelismo. Este problema fue estudiado desde
varias dcadas atrs, en particular por Gene Amdahl, el diseado de la IBM
/360. Por acumulacin de procesadores pueden crearse mquinas ms
potentes a partir un chip dado, pero este mecanismo tiene algunas sorpresas:
El lmite del paralelismo de mquinas se encuentra en la velocidad de
comunicacin de los buses internos de los chips. Los MIPS se
encuentran limitados por los lmites fsicos de la comunicacin y stos,
por la velocidad de la luz.
A los chips les est ocurriendo otro fenmeno: la complejidad de la
interconexin. Cada vez ms la superficie del chip est destinada a
interconectar transistores [6]. Este fenmeno que se manifiesta a nivel
de chips tambin ser notorio en las placas y por este lado tambin hay
una limitacin importante.
El paralelismo cambia la ecuacin de cheaper. Hasta hoy, lo mismo
costaba menos en forma exponencial. Al depender del paralelismo,
desaparece este efecto. Se llega al lmite de costo y, en adelante, ms
capacidad de procesamiento significar un costo proporcional.
Estas consideraciones muestran que parece estarse llegando al borde del
smaller, faster, cheaper.
11
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parque
14
18
24
31
41
53
69
90
1173
1525
1983
2578
3351
4357
5664
7363
ventas en
45
59
77
100
130
169
219
285
371
482
626
814
1058
1376
1789
2325
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de
apertura
de
ventanas
para
contactos
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transistores de pelcula fina), por otra parte, es una pelcula que se deposita sobre
un sustrato (usualmente vidrio, puesto que la principal aplicacin de los TFTs es
como pantallas de cristal lquido o LCDs).
Los transistores de efecto de campo o FET ms conocidos son los JFET (Junction
Field Effect Transistor), MOSFET (Metal-Oxide-Semiconductor FET) y MISFET
(Metal-Insulator-Semiconductor FET).
Tienen tres terminales, denominadas puerta (gate), drenador (drain) y fuente
(source). La puerta es el terminal equivalente a la base del BJT. El transistor de
efecto de campo se comporta como un interruptor controlado por tensin, donde el
voltaje aplicado a la puerta permite hacer que fluya o no corriente entre drenador y
fuente.
El funcionamiento del transistor de efecto de campo es distinto al del BJT. En los
MOSFET, la puerta no absorbe corriente en absoluto, frente a los BJT, donde la
corriente que atraviesa la base, pese a ser pequea en comparacin con la que
circula por las otras terminales, no siempre puede ser despreciada. Los MOSFET,
adems, presentan un comportamiento capacitivo muy acusado que hay que tener
en cuenta para el anlisis y diseo de circuitos.
As como los transistores bipolares se dividen en NPN y PNP, los de efecto de
campo o FET son tambin de dos tipos: canal n y canal p, dependiendo de si la
aplicacin de una tensin positiva en la puerta pone al transistor en estado de
conduccin o no conduccin, respectivamente. Los transistores de efecto de
campo MOS son usados extenssimamente en electrnica digital, y son el
componente fundamental de los circuitos integrados o chips digitales.
En esta seccin, se considera el FET de metal xido semiconductor (MOSFET).
Este FET se construye con la terminal de compuerta aislada del canal con el
dielctrico dixido de silicio (SiO2), y ya sea en modo de empobrecimiento o bien
de enriquecimiento. Estos dos tipos se definen y consideran en las siguientes
secciones.
MOSFET de empobrecimiento
El MOSFET de empobrecimiento se construye con un canal fsico construido entre
el drenaje y la fuente. Como resultado de ello, existe una i D entre drenaje y fuente
cuando se aplica una tensin, vDS.
El MOSFET de empobrecimiento de canal n se establece en un sustrato p, que es
silicio contaminado de tipo p. Las regiones contaminadas de tipo n de la fuente y el
drenaje forman conexiones de baja resistencia entre los extremos del canal n y los
contactos de aluminio de la fuente (S) y el drenaje (D). Se hace crecer una capa
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de SiO2, que es un aislante, en la parte superior del canal n. Se deposita una capa
de aluminio sobre el aislante de SiO2 para formar el material de compuerta (G). El
desempeo del MOSFET de empobrecimiento, es similar al del JFET. El JFET se
controla por la unin pn entre la compuerta y el extremo de drenaje del canal. No
existe dicha unin en el MOSFET enriquecimiento, y la capa de SiO 2 acta como
aislante. Para el MOSFET de canal n, una vGS negativa saca los electrones de la
regin del canal, empobrecindolo. Cuando vGS alcanza VP, el canal se estrangula.
Los valores positivos de vGS aumentan el tamao del canal, dando por resultado
un aumento en la corriente de drenaje. MOSFET de enriquecimiento
El MOSFET de enriquecimiento difiere del MOSFET de empobrecimiento en que
no tiene la capa delgada de material n sino que requiere de una tensin positiva
entre la compuerta y la fuente para establecer un canal. Este canal se forma por la
accin de una tensin positiva compuerta a fuente, vGS, que atrae electrones de la
regin de sustrato ubicada entre el drenaje y la compuerta contaminados de tipo n.
Una vGS positiva provoca que los electrones se acumulen en la superficie inferior
de la capa de oxido. Cuando la tensin alcanza el valor de umbral, V T, han sido
atrados a esta regin los electrones suficientes para que se comporte como canal
n conductor. No habr una corriente apreciable iD hasta que vGS excede VT.
La corriente de drenaje en saturacin se puede calcular de la ecuacin:
El transistor de unin bipolar (del ingls Bipolar Junction Transistor, o sus siglas
BJT) es un dispositivo electrnico de estado slido consistente en dos uniones
PN muy cercanas entre s, que permite controlar el paso de la corriente a travs
de sus terminales. Los transistores bipolares se usan generalmente en electrnica
analgica. Tambin en algunas aplicaciones de electrnica digital como la
tecnologa TTL o BICMOS. Un transistor de unin bipolar est formado por dos
Uniones PN en un solo cristal semiconductor, separados por una regin muy
estrecha. De esta manera quedan formadas tres regiones:
Emisor, que se diferencia de las otras dos por estar fuertemente dopada,
comportndose como un metal.
Base, la intermedia, muy estrecha, que separa el emisor del colector.
Colector, de extensin mucho mayor.
La tcnica de fabricacin ms comn es la deposicin epitaxial. En su
funcionamiento normal, la unin base-emisor est polarizada en directa, mientras
que la base-colector en inversa. Los portadores de carga emitidos por el emisor
atraviesan la base, que por ser muy angosta, hay poca recombinacin de
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Lazo abierto
Si no existe realimentacin la salida del A.O. ser la resta de sus dos entradas
multiplicada por un factor. Este factor suele ser del orden de 100.000 (que se
considerar infinito en clculos con el componente ideal). Por lo tanto si la
diferencia entre las dos tensiones es de 1V la salida debera ser 100.000V. Debido
a la limitacin que supone no poder entregar ms tensin de la que hay en la
alimentacin, el A.O. estar saturado si se da este caso. Si la tensin ms alta es
la aplicada a la patilla + la salida ser la que corresponde a la alimentacin V S+,
mientras que si la tensin ms alta es la del pin - la salida ser la alimentacin VS-.
Lazo cerrado
Se conoce como lazo a la realimentacin en un circuito. Aqu se supondr
realimentacin negativa. Para conocer el funcionamiento de esta configuracin se
parte de las tensiones en las dos entradas exactamente iguales, se supone que la
tensin en la patilla + sube y, por tanto, la tensin en la salida tambin se eleva.
Como existe la realimentacin entre la salida y la patilla -, la tensin en esta patilla
tambin se eleva, por tanto la diferencia entre las dos entradas se reduce,
disminuyndose tambin la salida. Este proceso pronto se estabiliza, y se tiene
que la salida es la necesaria para mantener las dos entradas, idealmente, con el
mismo valor.
Siempre que hay realimentacin negativa se aplican estas dos aproximaciones
para analizar el circuito:
V+ = VI+ = I- = 0
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Para analizar un circuito en el que haya A.O. puede usarse cualquier mtodo, pero
uno habitual es:
1. Comprobar si tiene realimentacin negativa
2. Si tiene realimentacin negativa se pueden aplicar las reglas del
apartado anterior
3. Definir las corrientes en cada una de las ramas del circuito
4. Aplicar el mtodo de los nodos en todos los nodos del circuito excepto
en los de salida de los amplificadores (porque en principio no se puede
saber la corriente que sale de ellos)
5. Aplicando las reglas del apartado 2 resolver las ecuaciones para
despejar la tensin en los nodos donde no se conozca.
CONFIGURACIONES
Comparador
Seguidor
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Inversor
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Zin =
Sumador inversor
Restador
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Integrador ideal
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Convertidores carga-tensin
Convertidores corriente-tensin
Filtros activos
Girador permite construir convertidores de inmitancias (empleando un
condensador simular un inductor, por ejemplo)
APLICACIONES
Calculadoras analgicas
Filtros
Preamplificadores y buffers de audio y video
Reguladores
Conversores
Evitar el efecto de carga
Adaptadores de niveles (por ejemplo CMOS y TTL)
ESTRUCTURA
Aunque es usual presentar al A.O. como una caja negra con caractersticas
ideales es importante entender la forma en que funciona, de esta forma se podr
entender mejor las limitaciones que presenta.
Los diseos varan entre cada fabricante y cada producto, pero todos los A.O.
tienen bsicamente la misma estructura interna, que consiste en tres etapas:
1. Amplificador diferencial: es la etapa de entrada que proporciona una
baja amplificacin del ruido y gran impedancia de entrada. Suelen tener
una salida diferencial.
2. Amplificador de tensin: proporciona una ganancia de tensin.
3. Amplificador de salida: proporciona la capacidad de suministrar la
corriente necesaria, tiene una baja impedancia de salida y, usualmente,
proteccin frente a cortocircuitos.
Ejemplo del 741
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PARMETROS
LIMITACIONES
Saturacin
Un A.O.L tpico no puede suministrar ms de la tensin a la que se alimenta,
normalmente algunos voltios menos. Cuando se da este valor se dice que satura,
pues ya no est amplificando. La saturacin puede ser aprovechada por ejemplo
en circuitos comparadores.
Un concepto asociado a ste es el Slew rate(analisis bsico de bajo flujo recoltor).
Tensin de offset
Es la diferencia de tensin que se obtiene entre los dos pines de entrada cuando
la tensin de salida es nula, este votltaje es cero en un amplificador ideal lo cual
no se obtiene en un amplificador real. Esta tensin puede ajustarse a cero por
medio del uso de las entradas de offset (solo en algunos modelos de
operacionales) en caso de querer precisin. El offset puede variar dependiendo de
la temperatura (T) del operacional como sigue:
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Corrientes
Aqu hay dos tipos de corrientes que considerar y que los fabricantes suelen
proporcionar:
IOFFSET = | I
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Capacidades
El A.O. presenta capacidades (capacitancias) parsitas, las cuales producen una
disminucin de la ganancia conforme se aumenta la frecuencia.
Deriva trmica
Debido a que una unin semiconductora vara su comportamiento con la
temperatura, los A.O. tambin cambian sus caractersticas, en este caso hay que
diferenciar el tipo de transistor en el que est basado, as las corrientes anteriores
variarn de forma diferente con la temperatura si son bipolares o JFET.
Espejo de corriente
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IC1 = 0IB1
Donde 0 es la ganancia de intensidad de
idealmente idnticos, la de Q2 ser:
Q1. Si Q1 y Q2 son
Si 0 >
entonces:
>
1,
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AUTOEVALUACIN:
1. Defina que es un bloque bsico analgico
2. Que son redes de conmutacin basadas en transistores?
3. Que es un amplificador diferencial?
4. Que es un amplificador operacional?
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(a)
(b)
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encargada de obtener el circuito fsico) para que lleve a cabo todos los procesos
de integracin. La correccin del layout se debe llevar a cabo en un doble
sentido:
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PROCESOS DE DISEO
La fabricacin de un circuito integrado consiste de una serie de pasos en un
orden especfico. El material base de los circuitos integrados es una oblea o disco
de semiconductor.
La tecnologa ms desarrollada es la basada en silicio (Si), aunque tambin
existen tecnologas a base de otros semiconductores como arseniuro de galio
(GaAs) o germanio y silicio (SiGe). No obstante, todas las tecnologas siguen
unos pasos similares. El semiconductor no est en equilibrio elctricamente, sino
que unas cantidades controladas de impurezas son aadidas para dotar al cristal
de las propiedades elctricas requeridas. Dichas impurezas pueden ser
donadores (cargados elctricamente con signo negativo), que se corresponden al
tipo n; o aceptoras (cargadas elctricamente con signo positivo), que
corresponden al tipo p. En funcin del tipo de estas impurezas podemos
encontrarnos con diferentes tipos de procesos:
Procesos de well gemelos (el cual se est extendiendo cada vez ms) en el
que el signo del dopado de la oblea no tiene demasiada importancia ya que se
van a generar los dos tipos de well (n-well y p-well).
Como los tres tipos de procesos son similares, nos vamos a centrar en uno de
ellos, en particular en el proceso de n-well. Dicho proceso se muestra en la figura
1.17, ms concretamente la oblea sera el paso (a).
La primera mscara define el n-well (figura 1.17b). Esta zona, el n-well, es el
lugar en el que se van a implementar los transistores PMOS. En esta etapa
tambin se depositan capas de xido grueso (denominado de campo), SiO2,
para separar cada una de las regiones (figura 1.17c).
La siguiente capa que se deposita es la llamada xido de puerta (o fino), la cual
se obtendr por el crecimiento de las zonas de xido de campo (figura 1.17d).
Dicha capa constituir con el polisilicio el terminal de puerta de los transistores.
Una vez que se ha depositado el xido de puerta, se coloca el polisilicio (figura
1.17e) y se despeja el resto de xido de puerta para permitir la creacin de los
terminales de fuente y drenador (figura 1.17f).
El siguiente paso es difundir los terminales de fuente y drenador de los
transistores NMOS (figura 1.17g), y seguidamente los terminales
correspondientes a los transistores PMOS (figura 1.17h). Tambin se crean los
contactos con las zonas de polarizacin: regiones n+ sobre el n-well, y regiones
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Figura 1.17. Pasos del proceso de fabricacin de un circuito CMOS con el proceso de nwell.
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Para la segunda (y restantes capas) capa de metal (figura 1.17j) se coloca una
nueva capa de xido de campo por todo el CI excepto en los lugares donde
exista un contacto entre la capa actual y la anterior. Despus se deposita la capa
de metal en los lugares correspondientes. Cabe destacar que el material de
todas las capas de metal existentes, en la tecnologa utilizada, es el mismo, es
decir, aluminio (o cobre).
En todos estos pasos podemos distinguir dos tipos de acciones: crear zonas de
difusin y de well, que alterar la composicin interna de la oblea; y la deposicin
de material sobre la oblea. La primera accin se puede conseguir a travs de dos
proceso diferentes: difusin e implantacin inica.
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r307 = 3
*
* Poly 2
*
r311 = 2
r312 = 2
*
* Contact
r401 = 2
r402 = 4
r403 = 1
r404 = 1
r405 = 1
r406 = 2
r407 = 1
*
* metal
r501 = 3
r502 = 4
r510 = 16
* via
r601 = 2
r602 = 4
r604 = 1
r605 = 1
* metal 2
r701 = 3
r702 = 4
r710 = 16
(poly2 width)
(poly2 spacing)
(contact width)
(contact spacing)
(metal border for contact)
(poly border for contact)
(diff border for contact)
(contact to gate)
(poly2 border for contact)
(metal width)
(metal spacing)
(minimum surface)
(Via width)
(Spacing)
(border of metal)
(border of metal2)
(Metal 2 width)
(minimum surface)
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Algoritmos
Procesador
Controlador
R
G
G
U/D
L
CNT
Diagrama ASM
+
D
R
G
Ecuaciones lgicas
y ecuaciones de estado
REG
Q
D0
Dn
DQ
DQ
Q0
Ecuaciones elctricas
Qn
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Con estos layout se har una planificacin del espacio para poder
determinar el lugar en el que se colocarn las diferentes celdas.
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Figura, donde se muestra que el circuito acta como una compuerta NAND
CMOS.
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Compuertas AND Y OR
Las compuertas AND y OR CMOS se pueden formar combinando compuertas
NAND y NOR con inversores.
AUTOEVALUACION
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CARACTERSTICA
F
Retardo de Propagacin de puerta, tp
(ns)
CMOS 5 V
3,3 10 7
AUTOEVALUACION
CMOS 3,3 V
9 4,3 3
3,7
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Sistema
E1
Combinacional
En
S0
S1
Sm
CIRCUITOS SUMADORES
Sumador binario
El sumador binario es el elemento bsico de la unidad aritmtica de cualquier
ordenador, pues cualquier operacin aritmtica bsica puede realizarse a partir de
sumas y restas repetidas. Para sumar dos nmeros de n bits, hay que sumar dos a
dos los bits del mismo peso y el acarreo de la suma de los bits de peso inmediato
inferior.
Semisumador (half adder)
Es un circuito combinacional que realiza la suma de dos dgitos binarios,
obteniendo su suma y el acarreo para la etapa siguiente. No tiene en cuenta el bit
de acarreo de la etapa anterior.
Su tabla de verdad, y smbolo como bloque es:
0
0
1
1
0
1
0
1
0
1
1
0
0
0
0
1
1/2
Suma (S)
Acarreo (C)
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C=ab
La suma S responde a una funcin OR-exclusiva y el acarreo C a una funcin AND.
Cin
Cout
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
a
b
Cin
Suma (S)
Acarreo (Cout )
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CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
a y b = Variables de entrada
Cin = Acarreo entrada (etapa
anterior) S = Suma
Cout = Acarreo salida (etapa siguiente)
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CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
E7
0
0
0
0
0
0
0
1
E6
0
0
0
0
0
0
1
0
E5
0
0
0
0
0
1
0
0
Entradas
E4
E3
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
E2
0
0
1
0
0
0
0
0
E1
0
1
0
0
0
0
0
0
E0
1
0
0
0
0
0
0
0
S2
0
0
0
0
1
1
1
1
Salidas
S1
S0
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
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Decodificadores
Realizan la funcin inversa de los codificadores. Partiendo de una informacin
codificada de n bits, obtiene la informacin de que se trata. El nmero m de
informaciones que se pueden obtener (salidas) debe ser tal que m=2n. Si la
informacin codificada de n bits tiene combinaciones no usadas (indiferencias), el
decodificador podra tener menos de 2 n salidas.
E3
0
0
0
0
Entradas
E2
E1
0
0
0
0
0
1
0
1
E0
0
1
0
1
S9
0
0
0
0
S8
0
0
0
0
S7
0
0
0
0
S6
0
0
0
0
Salidas
S5
S4
0
0
0
0
0
0
0
0
S3
0
0
0
1
S2
0
0
1
0
S1
0
1
0
0
S0
1
0
0
0
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CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
1
x
x
x
x
x
x
0
0
0
0
1
0
x
x
x
x
x
x
0
0
0
1
0
0
x
x
x
x
x
x
0
0
1
0
0
0
x
x
x
x
x
x
0
1
0
0
0
0
x
x
x
x
x
x
1
0
0
0
0
0
x
x
x
x
x
x
0
0
0
0
0
0
x
x
x
x
x
x
0
0
0
0
0
0
x
x
x
x
x
x
0
0
0
0
0
0
x
x
x
x
x
x
0
0
0
0
0
0
x
x
x
x
x
x
E1
E2
E3
S0
S9
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1 1 1 1), no se activa ninguna salida. Por tanto, con este diseo se eliminan las
combinaciones de entrada no vlidas. Es posible disear un decodificador que no
elimine las combinaciones no vlidas, con la ventaja de que resulta un circuito ms
simple y econmico.
Ejemplo 2: Decodificador de BCD a segmentacin en siete
Los dispositivos de visualizacin de las calculadoras electrnicas y relojes
digitales utilizan diodos emisores de luz (LEDs). Cada dgito del dispositivo se forma
con siete segmentos, cada uno consistente en un LED que se ilumina mediante
seales digitales.
El decodificador que vamos a ver es un circuito combinacional que acepta un
dgito decimal en BCD y genera las salidas adecuadas para la seleccin de los
segmentos que representan el dgito decimal.
Circuito
combinacional:
decodificador BCD
a 7 segmentos
a..g
f
c
d
Segmentos activados
a,b,c,d,e,f
b,c
a,b,d,e,g
a,b,c,d,g
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4
5
6
7
8
9
b,c,f,g
a,c,d,f,g
a,c,d,e,f,g
a,b,c
a,b,c,d,e,f,g
a,b,c,d,f,g
Dg.
dec.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Entradas
C
B
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
a
1
0
1
1
0
1
1
1
1
1
x
x
x
x
x
x
b
1
1
1
1
1
0
0
1
1
1
x
x
x
x
x
x
Salidas
c
d
1
1
1
0
0
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
x
x
x
x
x
x
x
x
x
x
x
x
e
1
0
1
0
0
0
1
0
1
0
x
x
x
x
x
x
f
1
0
0
0
1
1
1
0
1
1
x
x
x
x
x
x
g
0
0
1
1
1
1
1
0
1
1
x
x
x
x
x
x
MULTIPLEXORES Y DEMULTIPLEXORES
Multiplexores
Son circuitos combinacionales con una estructura de varias entradas y una nica
salida de datos. Permiten seleccionar una de las entradas para realizar la
transmisin de datos desde dicha entrada a la salida, que es nica. Los
demultiplexores realizan la funcin inversa.
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Esquemticamente:
Entradas
Salida
Entrada
Multiplexor
Salidas
Demultiplexor
Figura 2.15. Multiplexor (a) y Demultiplexor (b)
MUX
4
entradas
E3
C0
C1
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E0
E1
E2
E3
C0
C1
Figura 2.16. Multiplexor
Demultiplexores
Un demultiplexor es un circuito combinacional que realiza la funcin inversa
de un multiplexor, es decir, expande un circuito de una sola seal de entrada a
varias seales de salida: 2n. La informacin se redirige a una sola salida. La
seleccin de la salida especfica es controlada por la combinacin de bits de n
lneas de seleccin o control.
DEMUX
4
salidas
S1
S2
S3
C0
C1
El circuito es:
E
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Si examinamos el circuito
veremos que el circuito demultiplexor
es idntico a un decodificador de 2 a
4 lneas con entrada de habilitacin:
S0
S1
S2
S3
C0
Para
el
decodificador:
las
entradas de datos son C0 y C1, y la
habilitacin es la entrada E.
Para el demultiplexor: la entrada E
provee los datos, mientras que las
entradas C 0 y C1 son las entradas de
control o seleccin.
C1
A<B A=B
A>B
A
n
COMP
S2 (A=B)
S3 (A>B)
A = a n ... a 1 (n bits)
B = b n ... b 1 (n bits)
n
Slo una de las tres salidas se pondr a 1, indicando la magnitud de A respecto
de B.
Comparador de nmeros binarios de 1 bit
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b
0
1
0
1
S1 (a<b)
0
1
0
0
Salidas
S2 (a=b)
1
0
0
1
S3 (a>b)
0
0
1
0
S1 (a<b)
S2 (a=b)
S3 (a>b)
Figura 2.18. Comparador con compuertas
GENERADORES/COMPROBADORES DE PARIDAD
Durante la transmisin de informacin binaria se pueden producir errores. Para
detectar estos errores se utiliza el mtodo de paridad, el cual utiliza un bit de
paridad.
La idea del mtodo de paridad es la siguiente. Cualquier grupo de bits contiene
un nmero par o impar de 1's. Lo que hacemos es aadir un bit de paridad. Un bit
de paridad es un bit adicional incluido en el mensaje binario
para hacer que la cantidad de unos sea par o impar. El mensaje se transmite
(incluyendo el bit de paridad), y luego se comprueba en el extremo receptor. Si la
cantidad de bits 1's del mensaje no corresponden al bit de paridad
transmitido quiere decir que uno de los bits ha cambiado de valor, y por tanto, se
detecta un error.
El circuito que genera el bit de paridad del transmisor se llama generador de
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Tabla de verdad:
Mensaje de 3
bits
x
y
z
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Funcin lgica:
Bit de
paridad
P
0
1
1
0
1
0
0
1
P=x
Circuito:
x
y
z
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Circuito:
x
y
z
p
AUTOEVALUACION
1.
Diga cul es la diferencia entre circuitos combinacionales y
secuenciales.
2.
Muestre la implementacin de un circuito restador de dos
dgitos binarios.
3.
Enumere casos de aplicacin prctica donde se usen
codificadores y decodificadores.
4.
Justifique cul es la diferencia entre un codificador y un
multiplexor.
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El flip-flop D:
Est compuesto por dos compuertas NAND encargadas de enviar la seal de
habilitacin a las compuertas OR (al igual que el flip- flop SR se puede construir con
otras compuertas lgicas). La salida de una compuerta OR se transforma en la
entrada de la otra (retroalimentacin). Se puede observar la similitud con el flip- flop
SR, solamente difieren en una entrada de habilitacin y en que la entrada de Reset
es igual a la de Set negada
Diagrama lgico del flip- flop D:
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Tabla de funcionamiento:
/Clear
1
1
1
0
Entradas
Reloj
0
X
EntradaSerie
0
1
X
X
Salidas
Q0 Q1
Q2 Q3
0
Q0 Q1 Q2
1
Q0 Q1 Q2
Q0 Q1 Q2 Q3
0
0
0
0
CONTADORES
Un contador de N bits se implementa utilizando N biestables de tipo T. Los
contadores se pueden clasificar en:
-Asncronos y Sncronos
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-Ascendentes y descendentes
-Mdulo N.
Contadores Asncronos: Slo utilizan biestables sin ninguna puerta lgica
adicional. La entrada de reloj al contador slo se conecta al primero de los
biestables (el de menor peso).
La salida de estado de cada biestable (Q) o la complementaria (/Q) se conecta
con el inmediato posterior. Las entradas de datos de los biestables (J-K o T) se
conectan a un 1 fijo.
Contadores Sincrnicos: La seal externa del reloj est conectada a todos los
biestables, por lo tanto, se activan todos de manera simultnea.
La entradas de reloja al contador se conecta a las entradas de reloj de todos los
biestables. La entrada de datos (J-K o T) del biestable de menor peso se conecta a
un 1 fijo. Se precisan puertas adicionales para implementar la lgica que
indique cuando deben voltear su estado los biestables.
Contadores mdulo N: El mdulo de un contador es el nmero de cuentas
distintas que realiza dicho contador. Para implementar un contador de mdulo N, se
elige un contador con n bits (ascendente o descendente), siendo 2n-1 <N<2n y se
eliminan las cuentas sobrantes, aadiendo lgica combinacional. Por ejemplo, para
implementar un contador asncrono mdulo diez ascendente, que cuente los diez
dgitos decimales se necesita un contador ascendente de 4 bits, ya que 23< 4 < 24,
y se aade la lgica combinacional requerida.
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As, por ejemplo, si la entrada es 11101 entonces la salida vendr dada por:
g(P,11101) = g(g(P,1),1101)
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= g(I,1101)
= g(g(I,1),101)
= g(P,101) = g(g(P,1),01)
= g(I,01) = g(g(I,0),1)
= g(I,1) = 1
AUTOEVALUACION
1.
2.
3.
JK
4.
5.
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TA
X11
X1
TA
TC
X2
TB
X11
X2
X21
X21
TB
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prestaciones del diseo, tenemos que obtener las causas de estos azares. Como
ya hemos dicho la causa principal de los azares es la imposibilidad de tener
cambios simultneos de ms de una seal. As, una primera causa son los cambios
simultneos de las seales de entrada, que debido a la funcin lgica
implementada provocar un azar.
Los azares provocados por la funcin lgica en s misma se denominan azares de
funcin.
Un ejemplo de azar de funcin es el mostrado en el ejemplo anterior. En ese
ejemplo, el azar era debido a que para llegar a la combinacin final se deba pasar
por otras combinaciones en las que la salida tomaba un valor diferente.
Una forma sencilla de evitar los azares de funcin ser imponer la restriccin de no
permitir cambios simultneos de seales de entrada. Con esta medida, la transicin
desde 000 a 110 no sera permitida y tendramos que elegir alguno de los dos
caminos anteriores. El comportamiento sera el mismo pero con la salvedad de que,
en caso de elegir el primer camino (donde se obtiene la presencia del azar), el
pulso de bajada es esperado y ya no sera considerado azar.
Hasta ahora slo hemos tratado las seales de entrada, no obstante, en un circuito
existen tres tipos de seales: entrada, salida e internas. La imposibilidad de
cambiar simultneamente ms de una seal interna producir un comportamiento
similar, aunque solamente se haya cambiado una seal de entrada. La funcin
anterior puede tener la implementacin mostrada en la figura 2.33.
Vamos a estudiar la transicin 011 a 001. En esta transicin slo cambia la
seal B, por lo que no existirn azares de funcin. No obstante, podemos apreciar
que se tiene que producir una transicin simultnea de las seales N2 y N3. Como
esto no es posible, se producir un azar en la seal N4 que se transmitir a la
salida.
Si estudiamos la transicin 111 a 101, podemos apreciar que no existirn azares
de funcin, ya que al igual que antes slo se produce el cambio de una sola seal
de entrada. No obstante se deberan producir una transicin simultnea en las
seales N2, N3 y N5. Como esto no es posible, se producir un azar en la seal N4
(debido a la transicin de N2 y N3) que se unir a otro en la salida (debido al azar
de N4 y a N5).
Estos ltimos azares no son debidos a la funcin lgica, sino al circuito lgico que
implementa la funcin lgica.
Los azares provocados por la implementacin lgica del circuito se denominan
azares lgicos.
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AUTOEVALUACION
1. A qu se denomina AZAR?
2. Diga la diferencia entre Azar esttico y Azar dinmico.
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Matrices de puertas.
Las Matrices de puertas (Gate Arrays) son pequeos trozos de silicio pendientes
de algn proceso de metalizacin que defina las conexiones entre un importante
nmero de puertas o transistores que poseen en su interior. Las matrices de
puertas proporcionan densidades superiores a las 100.000 puertas, con un
aprovechamiento del 80 al 90 por 100 para los dispositivos pequeos y del 40 por
100 para los grandes.
Los fabricantes de silicio ponen a disposicin de sus potenciales clientes
abundante documentacin sobre estos Gate Arrays, con una serie de macros que
pueden utilizar de forma inmediata y otras que pueden construirse ellos mismos.
Los macros son agrupaciones de un nmero de clulas bsicas que realizan
funciones comunes como; sumadores; puertas NOT, AND, NAND, NOR XOR,
etc.; latches y flip-flops S-R, J-K, D; buffer; osciladores; registros,
decodificadores, multiplexores, etc.
Junto a esta documentacin, los fabricantes aportan un software que contabiliza
el nmero de clulas bsicas utilizadas por todas las macros, sugiere el Gate
Array adecuado para la aplicacin, calcula la potencia disipada por el Gate Array
que alojar el diseo del cliente, proporciona informacin sobre los tiempos de
propagacin de las seales y permite verificar el funcionamiento del circuito.
Una vez superadas todas las etapas previas, el cliente enva la documentacin
generada al fabricante para que ste ultime los procesos de metalizacin y
fabrique un primer prototipo. El diseo con Gate Arrays puede durar semanas o
meses. Requiere un volumen alto de circuitos para justificar sus costes.
Clulas normalizadas.
Las clulas normalizadas (Standard Cell) son, en cierta forma, similares a las
matrices de puertas. Su principal ventaja sobre ellas es que en lugar de trabajar
con simples puertas o transistores, se dispone de colecciones de diferentes
partes de circuitos que han sido depurados (puertas lgicas, circuitos MSI, RAM
estticas, ficheros de registro, etctera). El usuario tiene que ensamblar estos
circuitos, verificarlos y finalmente enviar documentacin al fabricante de silicio
para el desarrollo del primer prototipo. A pesar del concepto de clula
normalizada, los perodos y los costes de desarrollo son superiores a los de las
matrices de puertas.
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En las matrices de puertas slo hay que realizar la mscara final que define las
conexiones entre las puertas, mientras que en las clulas normalizadas, hay que
realizar mscaras para todos los procesos de produccin de los IC. Una vez ms,
el volumen de fabricacin deber ser los suficientemente alto como para
amortizar la inversin econmica realizada en el desarrollo.
FPICs.
Los FPICs (Field Programmable Integrated Circuits): son chips programables por
el usuario mediante programadores comerciales. El trmino FPIC tambin incluye
a los CI no destinados a las aplicaciones lgicas. Son las memorias, los
microcontroladores, los PLD (Programmable Logic Device), las FPGA (Field
Programmable Gate Array) y los ASPLD (Aplication Specific Programmable Logic
Devices).
Los FPIC ofrecen soluciones de bajo coste, de tiempo de desarrollo corto y con
menor riesgo que los circuitos a medida, las matrices de puertas y las clulas
normalizadas.
PLDs.
Los PLDs (Programmable Logic Devices) son pequeas ASICs configurables por
el usuario capaces de realizar una determinada funcin lgica. La mayora de los
PLD consisten en una matriz de puertas AND seguida de otra matriz de puertas
OR. Mediante esta estructura, puede realizarse cualquier funcin como suma de
trminos productos.
Aunque las memorias PROM, EPROM y EEPROM son PLDs, muchas veces se
las excluye de esta denominacin debido a que su contenido se define utilizando
elementos de desarrollo propios de microprocesadores, tales como;
ensambladores, emuladores y lenguajes de programacin de alto nivel. Otras
veces, cuando estas memorias se usan para realizar una funcin lgica y no para
guardar un programa de un microprocesador, se las incluye dentro del trmino
PLD.
ASPLDs.
Los ASPLDs (Application Specific Programmable Logic Devices) son PLDs
diseados para realizar funciones especficas como, decodificadores de alta
velocidad, secuenciadores, interfaces para buses particulares, perifricos
programables para microprocesadores, etc.
Partes del ASPLD son programables permitiendo la adaptacin del circuito a una
aplicacin determinada, pero manteniendo su funcin bsica; as, por ejemplo, un
decodificador lo personaliza el usuario, pero sigue siendo un decodificador. Estos
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circuitos estn muy optimizados para la funcin para la que han sido diseados.
Los decodificadores slo tienen un trmino producto, carecen de puertas OR y
resultan por consiguiente muy rpidos; por otro lado, los circuitos de interface
para buses normalmente tienen un Fan-Out elevado.
FPGAs.
Las FPGAs (Field Programmable Gate Arrays) contienen bloques lgicos
relativamente independientes entre s, con una complejidad similar a un PLD de
tamao medio. Estos bloques lgicos pueden interconectarse, mediante
conexiones programables, para formar circuitos mayores. Existen FPGAs que
utilizan pocos bloques grandes (Pluslogic, Altera y AMD) y otras que utilizan
muchos bloques pequeos (Xilinx, AT&T, Plessey, Actel).
A diferencia de los PLDs, no utilizan arquitectura de matriz de puertas AND
seguida de la matriz de puertas OR y necesitan un proceso adicional de ruteado
del que se encarga un software especializado.
La primera FPGA la introdujo Xilinx en el ao 1985. La programacin de las
FPGAs de Xilinx basadas en RAM esttica es diferente a la programacin de los
PLDs. Cada vez que se aplica la tensin de alimentacin, se reprograma con la
informacin que lee desde una PROM de configuracin externa a la FPGA. Una
FPGA basada en SRAM (RAM esttica) admite un nmero ilimitado de
reprogramaciones sin necesidad de borrados previos.
En general la complejidad de una FPGA es muy superior a la de un PLD. Los
PLD tienen entre 100 y 2000 puertas, las FPGAs tienen desde 1200 a 20.000
puertas y la tendencia es hacia un rpido incremento en la densidad de puertas.
El nmero de flip-flops de las FPGA generalmente supera al de los PLD. Sin
embargo, la capacidad de la FPGA para realizar lgica con las entradas suele ser
inferior a la de los PLD. Por ello: "los diseos que precisan lgica realizada con
muchas patillas de entrada y con pocos flip-flops, pueden realizarse fcilmente en
unos pocos PLDs, mientras que en los diseos en los que intervienen muchos
registros y no se necesita generar combinaciones con un elevado nmero de
entradas, las FPGAs pueden ser la solucin ptima".
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AUTOEVALUACION
1. Qu es la lgica programable?
2. Nombre las clases de PLDs
3. Qu es un clula normalizada?
4. Especifique las diferencias entre PLDs y FPGAs
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Bloques Lgicos
Un bloque lgico es similar a un PLD, cada uno pose un arreglo de compuertas
AND y OR en forma de suma de productos, una configuracin para la distribucin
de estas sumas de productos, y macroceldas. El tamao del bloque lgico es una
medida de la capacidad del CPLD, ya que de esto depende el tamao de la
funcin booleana que pueda ser implementada dentro del bloque. Los bloques
lgicos usualmente tienen de 4 a 20 macroceldas.
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Antifuse
Al igual que la tecnologa PROM son programables una sola vez y utilizan algo
similar a un fusible para realizar las conexiones, una vez que es programado ste
ya no se puede recuperar. Al contrario que un fusible normal, estos anti - fusibles
cuando son programados producen una conexin entre ellos por lo que
normalmente se encuentran abiertos. La desventaja es que no son reutilizables
pero por el contrario disminuyen considerablemente el tamao y costo de los
dispositivos.
SRAM
Celdas SRAM son implementadas como generadores de funciones para simular
lgica combinacional y, adems, son usadas para controlar multiplexores e
interconectar las celdas lgicas entre si (similar a un CPLD).
Celdas Lgicas
La estructura de las celdas lgicas se ve fuertemente influida por la tecnologa
utilizada para fabricar el FPGA. Un FPGA que tiene una gran cantidad de canales
de interconexin tiende a tener pequeas celdas lgicas con muchas entradas y
salidas en comparacin con el nmero de compuertas que tiene la celda, este
tipo de FPGAs generalmente utilizan tecnologa Antifuse.
Un FPGA que tiene una estructura pequea en canales de interconexin tiende a
tener grandes celdas lgicas con pocas entradas y salidas en comparacin con el
nmero de compuertas que hay en la celda. Este tipo de FPGA generalmente
est hecho con tecnologa SRAM.
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Una arquitectura con celdas lgicas pequeas nos permite utilizar totalmente los
recursos del dispositivo. Sin embargo, si las celdas lgicas son demasiado
pequeas entonces sucede que tendremos que utilizar un gran nmero de estas
en cascada para poder implementar funciones booleanas grandes, lo cual afecta
porque cada celda lgica en cascada agrega un tiempo de retardo en la funcin
implementada.
Cuando el tamao de la celda lgica es grande sucede lo contrario. En este tipo
de celdas lgicas es posible utilizar un gran nmero de compuertas por lo que
podemos implementar funciones booleanas de varios trminos con pocas celdas
lgicas. El que el tamao de la celda sea grande no afecta la frecuencia mxima
de trabajo porque estamos hablando de que existe un gran nmero de
compuertas que pueden ser usadas en la funcin al mismo tiempo, siendo el
mismo tiempo de retardo para todas. En cambio cuando la celda lgica tiene
pocas compuertas es necesario utilizar las compuertas de otra celda para poder
implementar la misma funcin y se acumula el tiempo de retardo de las
compuertas de la otra celda. Sin embargo, cuando las funciones son pequeas
en comparacin con el tamao de la celda no es necesario utilizar todas las
compuertas de la celda, por lo que este tipo de celdas no son precisamente las
ms indicadas para desempear pequeas funciones.
La tecnologa SRAM y Antifuse son comnmente utilizadas por la mayora de los
fabricantes. La tecnologa SRAM es utilizada por Altera, Lucent Technologies,
Atmel, Xilinx y otros. La tecnologa ANTIFUSE es utilizada por Cypress, Actel,
QuickLogic, y Xilinx.
A continuacin se muestran varias celdas lgicas con diferentes nombres de
acuerdo al fabricante.
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Economa
En este apartado, hay aspectos que resultan difciles de cuantificar. Por ejemplo,
los costes de prdida de mercado por una introduccin tarda de un producto.
Otros son ms claros, por ejemplo, la reduccin del rea de las placas de circuito
impreso obtenida gracias a que cada PLD sustituye a varios circuitos integrados
de funcin fija. Muchas veces se consigue reducir el nmero de placas de circuito
impreso economizndose en conectores. La reduccin de artculos en almacn
tambin aporta ventajas econmicas.
De la misma manera que para altos volmenes de produccin las memorias ROM
resultan de menor coste que las EPROM, las HAL (Hard Array Logic) o PLDs
programados por el fabricante proporcionan ahorros adicionales en grandes
cantidades.
Seguridad
Los PLDs tienen fusibles de seguridad que impiden la lectura de los dispositivos
programados, protegiendo los diseos frente a copias.
Adems de los puntos mencionados, podemos aadir que los PLDs facilitan el
ruteado de las placas de crculo impreso debido a la libertad de asignacin de
patillas que proporcionan. Permiten realizar modificaciones posteriores del diseo
y en ocasiones hacen posible la reutilizacin de circuitos impresos con algunos
fallos, mediante una reasignacin de los PLDs.
Cmo se catalogan los PLDs.
Si consultamos las hojas de datos de una PALCE16V8H-20, encontramos claves
que permiten extraer valiosa informacin del nombre del dispositivo. La
informacin incluida en el nombre nos indica:
PAL
CE
16V8
20
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Terminologa
Debido a que existen diferentes fabricantes de FPAAs, una nueva terminologa
est siendo usada. Actualmente, la terminologa ms utilizada es la siguiente:
Field Programmable Analog Array (FPAA): Un circuito integrado, el cual
puede ser programado para implementar circuitos anlogos, usando bloques
anlogos flexibles e interconexiones.
Field Programmable Mixed Analog-Digital Array (FPMA): Un circuito
integrado, el cual contiene un FPAA y un FPGA, es tan flexible como los
bloques configurables y se puede programar para implementar circuitos de
seal mixta.
Electrically Programmable Analog Circuit (EPAC): Un circuito FPAA
versin de IMP Inc; EPAC es una marca registrada del fabricante IMP Inc.
Field Programmable Analog Device (FPAD): Es el nombre que utiliza el
fabricante Zetex para un FPAA.
Totally Reconfigurable Analog Circuit (TRAC): Nombre para los circuitos
FPADs fabricados por Zetex.
Reseau Analogique Programmable (RAP): Nombre en francs para un
FPAA.
Configurable
Analog
Block
(CAB): Celda
analgica bsica y
programable en un FPAA.
Field Programmable System-On-a-Chip (FIPSOC): Un chip que integra
un FPMA y un microcontrolador, este chip es comercializado por la compaa
SIDSA.
EVOLUCIN DE LOS FPAAs
Con la aparicin y evolucin de los circuitos digitales programables
(Programmable Logic Devices: PLDs), surgi la necesidad de desarrollar
circuitos integrados que permitieran programar e implementar circuitos de seal
mixta en un solo chip: es por ello que desde la dcada del ochenta hasta el
presente, varias compaas y grupos de investigacin (la mayora de ellos
pertenecientes a las universidades) han desarrollado y anunciado sus productos,
tal como se muestra en la Tabla.
Ao
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AUTOEVALUACION
1.
2.
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Modelo
Tecnologa
IspPAC10
IspPAC20
Lattice
IspPAC30
IspPAC80
UltraMOS
tiempo
continuo
IspPAC81
IspPAC
POWR1208
TRAC20
Zetex
Anadigm
TRAC20LH
AN10E40
AN120E04
Ancho de banda
1.5 MHz
500 kHz
75 kHz
-
Bipolar
tiempo
continuo
Switched
capacitor
4 MHz
12 MHz
5MHz
2MHz
AN220E04
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Circuito
IspPAC-POWR1208
IspPAC10
Funcin
Encapsulado
Control y monitoreo de
fuentes de potencia
44-TQFP
Acondicionamiento de
seal
28-SOIC
28-PDIP
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IspPAC20
Lazo de control y
monitoreo
44-PLCC
44-TQFP
IspPAC30
Versatilidad anloga
front-end
24-SOIC
28-PDIP
IspPAC80
IspPAC81
tiempo
Ultra-flexible,
continuo,
filtro paso
bajo de 5to orden con
una frecuencia de corte
programable en el
rango de 50 kHz 750
kHz
Ultra-flexible,
tiempo
continuo,
filtro paso
bajo de 5to orden con
una frecuencia de corte
programable en el
rango de 10 kHz 75
kHz
16-SOIC
16-PDIP
16-SOIC
16-PDIP
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1. Nombre 3 fabricantes de FPAAs
2. Cul es la utilidad de utilizar los circuitos IspPAC?
3. Explique la configuracin de un TRAC.
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), ataque la
entrada con un pulso ( ) que comience (ts) despus de 1ns, con tiempos de
subida (tr) y bajada (tf) de 10 ps y tiempo de duracin del pulso (tp) 190 ps y
haga que la salida del inversor sea un nodo visible para la simulacin (
).
Simule con el modelo BSim4 desde el men Simulate Using Model
BSim4. Anote los retardos de subida y bajada en la hoja de respuestas.
Pasando a la pestaa inferior Voltages and currents y comenzando de
nuevo la simulacin (botn Reset), anote de manera aproximada los valores
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1(e). Repita el apartado 1(b) para el inversor del apartado 1(d). Qu est
ocurriendo?
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electronic
devices",
Prentice
Hall
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(1990)
Physics of Semiconductor devices: S.M. Sze. J. Wiley & Sons
Quick Reference Manual for Silicon Integrated Circuit Technology:
Beadle, Tsai
& Plummer. A. Wiley
(1985)
Rashid, M.H., Circuitos Microelectrnicos, Thompson,
2002.
Semiconductor Devices. Physics and Technology: S.M. Sze. John Wiley
& Sons
(198
5)
Solid State and Semiconductor Physics: J. McKelvey. Harper & Row
(1970)
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UNIDAD 2
Nombre de la Unidad
Introduccin
Justificacin
Intencionalidades
Formativas
METODOLOGIAS DE DISEO
En este captulo abordaremos el tema del diseo de
circuitos y sistemas integrados desde el punto de vista
metodolgico. Es decir, se presentarn las tcnicas y
mtodos ms habituales utilizados cuando se aborda el
diseo de un circuito microelectrnico y las
herramientas que el diseador tiene a su disposicin. El
problema del diseo de un sistema integrado como los
que hoy en da podemos encontrar es tan complejo que
la primera metodologa consiste en la estructuracin y
jerarquizacin del sistema, de forma que su diseo
pueda ser abordado por partes. Adems, debido a la
gran cantidad de variables que se deben controlar, es
necesario enfrentarnos al diseo a diferentes niveles de
abstraccin, lo que nos permite reducir la cantidad de
informacin que es necesario manejar en cada
momento. Vamos a dedicarnos a este aspecto en el
siguiente apartado y posteriormente nos centraremos
en los flujos de diseo habituales (ascendente y
descendente), con respecto a la jerarqua. Trataremos
de proporcionar una lista exhaustiva de las variables de
diseo y los escenarios ms habituales en relacin con
los distintos niveles y fases del proceso de diseo.
El estudiante de tecnologa e ingeniera electrnica debe
conocer la importancia que tiene la metodologa de
diseo microelectrnica dentro de la ingeniera, que le
permitir adquirir herramientas y destrezas en el diseo
de microcircuitos. En la Unidad 2 se presentan la
metodologa de diseo, los lenguajes de descripcin y la
testabilidad de circuitos integrados.
Mediante el desarrollo de las lecciones propuestas se
pretende entrenar a los estudiantes en los temas tratados
durante la unidad, de tal forma que asimile correctamente
los diversos contenidos y los contextualice a su entorno.
Introducir
las
metodologas
de
diseo
microelectrnico tomando contacto con las
principales herramientas necesarias para abordar
la complejidad actual de los circuitos integrados.
Realizar diseos y llevarlos al campo real mediante
el uso de dispositivos lgicos programables.
Identificar
claramente
las
herramientas de ayuda al diseo.
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pequeas del sistema podran llegar a disearse a nivel fsico si fuera necesario
optimizar determinadas variables que slo pueden ser abordadas a este nivel,
como veremos ms adelante.
Entre el nivel fsico y el nivel ms alto de abstraccin, al que llamaremos aqu
nivel de arquitectura, existen una serie de niveles ms o menos aceptados como
tpicos: el nivel elctrico y el nivel lgico. Este ltimo nivel, cuyo nombre proviene
de los circuitos digitales, no es muy apropiado para el entorno analgico. Vamos
a considerar en este texto que el nivel de abstraccin equivalente en los circuitos
analgicos al nivel lgico sera el nivel de macromodelo. Como vemos, cada nivel
se caracteriza por una forma de describir los circuitos y un conjunto de variables,
de las que hablaremos en un apartado posterior.
Independientemente del nivel al que se encuentre descrito el sistema, existen dos
formas de representarlo, a las que llamaremos representaciones o vistas. La
primera de estas dos formas se denomina vista estructural, en la que el sistema
se describe utilizando la interconexin de bloques o componentes con funciones y
propiedades conocidas, o bien, formados a su vez por bloques de niveles
inferiores de la jerarqua. La segunda es la vista funcional o comportamental, en
la que el sistema se describe no por su estructura, sino por su funcin, utilizando
ecuaciones matemticas, curvas, algoritmos, tablas, etc. Cualquier elemento del
sistema puede representarse de ambas formas (funcional o estructuralmente) y
existen mecanismos para obtener una representacin a partir de la otra, como
veremos a continuacin.
Podra hablarse de una tercera forma de describir el sistema a la que
denominaremos vista fsica o implementacin, que no es ms que el aspecto real
que tendr el sistema o circuito una vez fabricado. La Tabla 4.1 resume todo lo
dicho en este apartado con ejemplos de representaciones o vistas de un sistema
o de sus partes para cada nivel de abstraccin. En la tabla est implcita la
relacin entre nivel de abstraccin y nivel jerrquico, ya que las partes ms
sencillas del sistema se representan a niveles bsicos (fsico o elctrico) y las
ms complejas (i.e. el sistema en su conjunto) a niveles superiores.
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AUTOEVALUACION
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Elctricos
Mecnicos
Trmicos
Resistividad,
Permeabilidad
Cte. Dielctrica,
Permeabilidad
Resistividad
Semiconductor Movilidad portadores
Concentracin de impurezas
Mdulos de
compresibilidad.
Coeficientes de
dilatacin
Conductividad
trmica.
Calor EspecIfico
Geomtricos
Espesores y separaciones verticales.
Anchuras mnimas
y separaciones
mnimas horizontales
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Digital
Analgico
Tensin
Corriente
Consumo
Tiempo
Frecuencia
Niveles lgicos
Mrgenes de ruido
Corriente de conmutacin
Corriente de fugas
Consumo esttico
Consumo dinmico
Retardos de propagacin
Tiempos de transicin
Restricciones temporales
Conectividad
Otros
Ambos
Ganancia. CMRR
Tensin de alimentacin
Tensiones de polarizacin
Tensiones BJTs
Tensiones offset
Sobretensiones
Corriente de polarizacin
Corrientes de offset
Consumo polarizacin
Consumo total
Rendimiento
Disipacin
Tiempos de establecimiento
Slew-Rate
Desfases
Ancho de banda
Rizados
Polos y ceros
ESD
Acoplamientos de ruido
por substrato
Acoplamientos trmicos
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AUTOEVALUACION
1.
Diferencie entre la especificacin y la implementacin de un
sistema.
2.
Mencione los pasos para el diseo tpico en ASICs.
3.
En qu consiste la simulacin pre-layout?
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cada pista del chip puede soportar la corriente que circular por ella y que las
transiciones de las seales de reloj llegan a cada punto del chip dentro de la
tolerancia establecida. Para ilustrar este tipo de anlisis hemos incluido en la
Figura 4.9 los resultados de simulaciones realizadas sobre la distribucin del reloj
para un microprocesador Alpha de 600MHz. Para realizar estas comprobaciones,
se utilizan los valores de resistencia y capacidad de las interconexiones extradas
del layout. Esta fase del proceso de diseo puede durar hasta un ao y se realiza
en paralelo con las tareas finales de diseo del layout y de verificacin lgica y
funcional.
12. Finalmente, el diseo del microprocesador est listo para su fabricacin.
Usualmente pueden obtenerse muestras fabricadas del diseo en tres semanas
desde el envo de las mscaras a la fbrica. Comienza entonces la fase de
comprobacin de los prototipos, que mediante pruebas especficas, o
sencillamente montando el microprocesador en una computadora, permite
comprobar el correcto funcionamiento de las muestras fabricadas. Los ingenieros
de Alpha aseguran que las ltimas generaciones de microprocesadores han
funcionado correctamente en su primera versin salida de la factora en un test
consistente en montarlos en una computadora e inicializar su sistema operativo.
Esto permite a los diseadores comprobar el funcionamiento del microprocesador
con el soporte de un sistema operativo, ejecutar aplicaciones de software reales y
encontrar posibles fallos, que son resueltos en las segundas o terceras versiones
del producto.
Figura 4.9. Distribucin de los buffers de reloj y anlisis del skew de la seal de
reloj para todo el chip, en un microprocesador Alpha de ltima generacin
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AUTOEVALUACION
1. Con sus propias palabras haga un recorrido por todos los pasos en el diseo de un
microprocesador Alpha.
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Por ejemplo, resulta muy comn que las herramientas de diseo se compren con
un contrato anual de mantenimiento, de forma que las versiones de los
programas se renuevan automticamente pagando una cuota anual. En este
caso, el periodo de amortizacin es de un ao y el coste CSini es la cantidad que
hay que pagar anualmente. Una frmula equivalente para los equipos
informticos es el denominado leasing, mediante el cual se renuevan
peridicamente los equipos mediante el pago de una cuota.
Al igual que con las personas, puede haber diferentes ordenadores y programas
interviniendo en diferentes etapas, de forma que tienen que sumarse las
contribuciones individuales. Adems, en el caso de sistemas operativos
multitarea, es posible utilizar un mismo ordenador para diferentes proyectos, con
lo que los costes se reparten entre ellos.
Ejemplo
Durante el proyecto del ejemplo anterior, de seis meses de duracin, se utilizan
dos ordenadores de tipo workstation UNIX, que tienen un coste anual de 4.800 ,
compartidos con otros dos proyectos. Tambin se usan dos paquetes de
programas, uno de ellos durante los 6 meses y que tiene un coste anual de 6.000
, y otro durante 2 meses con un coste anual de 12.000 . Calcular el coste
asociado al uso de estas herramientas.
El periodo de amortizacin en ambos casos es de un ao. El coste de hardware
ser, teniendo en cuenta los dos ordenadores, y que un tercio del coste es
imputable al proyecto:
COSTES FIJOS
Adems de los costes acabados de mencionar, que dependen de la complejidad
y duracin del proyecto, hay una tercera partida cuyo importe es fijo,
independientemente del tipo de proyecto. En este grupo entraran costes de
mantenimiento de las instalaciones y de personal de administracin, que no est
directamente relacionado a ningn proyecto. Estos gastos se comparten entre
todos los proyectos en un periodo determinado, por ejemplo, un ao.
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Ejemplo
Si los costes anuales de mantenimiento de la empresa son de 36.000 . y se
realizan 10 proyectos en un ao, los costes fijos aadidos a cada uno de los
proyectos ser de 3.600 .
COSTES DE DIFERENTES ALTERNATIVAS DE DISEO DE CIRCUITOS
INTEGRADOS
Segn lo expuesto hasta ahora sobre costes de diseo, se est en condiciones
de discutir la conveniencia de una u otra alternativa de realizacin de un circuito
electrnico integrado.
Se van a considerar cuatro alternativas: Full Custom, Standard Cell, Gate Array y
dispositvos programables en campo (FPGA). De cada una de ellas se tendr en
cuenta la complejidad de la etapa de diseo, el rea resultante, y el volumen de
produccin.
Full Custom
Tradicionalmente, un diseo Full Custom (FC) se entiende que es aquel en el
que el layout se optimiza a mano. Por ejemplo, en el caso de utilizar lgicas no
estndar, es posible que no haya libreras con los componentes adecuados, y se
hace necesario disear especficamente los bloques a utilizar. Otra razn puede
ser la modificacin manual de algunos bloques para mejorar sus prestaciones,
dimensionando especficamente los transistores que lo componen.
El resultado es un circuito normalmente de altas prestaciones y de rea muy
reducida, pero el inconveniente es un coste de diseo muy elevado (sobre todo
en personas-tiempo).
Actualmente la alta complejidad de los sistemas que se disean hace
impracticable la estrategia FC para el chip completo, pero muchos sistemas
siguen teniendo partes crticas optimizadas manualmente, con lo que los diseos
FC son en realidad en parte FC y en parte un diseo basado en libreras
(Standard Cell).
Standard Cell
Un diseo Standard Cell (SC) se basa en una librera de celdas (componentes
funcionales), todas con la misma altura. Esto permite disponerlas de forma
contigua formando un conjunto de filas y espacios entre ellas. Es posible generar
una librera SC o aadir elementos a una librera existente con bloques que sean
necesarios para un diseo concreto. En este caso, los bloques deben disearse
con la altura correcta para que se puedan usar en el entorno de diseo SC.
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Para GA, existe para cada dispositivo un coste de diseo de la matriz (alguien ha
tenido que decidir qu primitivas se usan y cmo se colocan), un coste de
fabricacin de la oblea estndar, un coste de personalizacin (fabricacin de
interconexiones) y un coste de encapsulado. Los dos costes de fabricacin
deben ser divididos por el rendimiento, que depende del rea del circuito:
Igual que en el caso anterior, al ser circuitos estndar, sale rentable fabricar
muchos circuitos, con lo que el coste de diseo de dispositivo es despreciable
frente a los dems.
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Por tanto, para volmenes de produccin muy bajos, el coste del chip viene
dominado por el coste de diseo, y la opcin ms cara es la de FC, la ms barata
la de FPGA/GA. Para volmenes de produccin muy altos, el coste del chip viene
dominado por el coste de fabricacin del dispositivo, es decir, por el rea que
ocupe. En estas condiciones, la alternativa FC es la ms barata, ya que es la que
ms optimiza el rea, y la ms cara la FPGA.
AUTOEVALUCION
1.Sugiera la forma de evaluar los costos de personal en el
proceso de diseo.
2.Genere un ejemplo para explicar la evaluacin de costos de
herramientas de diseo.
3.Realice un cuadro comparativo entre alternativas de diseo
de circuitos integrados.
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a)
b)
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Los lenguajes utilizados para representar a nivel lgico los circuitos se engloban
en lo que se denominan lenguajes de descripcin del hardware (HDL). De estos
lenguajes los ms utilizados con diferencia son el Verilog y el VHDL. Estos
lenguajes son similares en su sintaxis a los lenguajes de programacin, pero
incorporan tambin una serie de primitivas que permiten describir conexiones
entre componentes, lo que los diferencia claramente de stos. Tanto Verilog
como VHDL permiten describir un mismo componente con diferentes
representaciones o vistas y tambin a diferentes niveles de abstraccin. Un
mismo componente, como el biestable D de la Figura 5.1, puede representarse
describiendo su estructura mediante la interconexin de componentes bsicos
(en este caso inversores y inversores con posibilidad de poner la salida en tercer
estado), o bien, describiendo su funcionamiento, como se muestra en ejemplos
en la prxima seccin.
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1.
C
omente qu se describe mediante un modelo fsico.
2.
E
xplique en qu consiste un modelo elctrico. Genere un ejemplo.
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D
ocumentacin del diseo. En principio, VHDL se estandariz para la
descripcin del hardware, pero no para diseo.
D
iseo en alto nivel.
S
imulacin.
S
ntesis.
V
erificacin. Descripcin de entradas (netlist) para la herramienta de diseo
fsico.
Otros requerimientos del DoD, para un modelo eficiente fueron:
D
eclaracin y uso de tipos de datos. Debido a los diversos niveles de
abstraccin posibles, el lenguaje no se puede restringir a los tipos ms bsicos,
como bt o booleano. Por tanto define tambin tipos enteros, reales, fsicos,
enumerados, array, record, etc. y permite al usuario la definicin de cualquier
otro. Es por ello que se dice que VHDL, est fuertemente orientado a tipos y es
una de las caractersticas que le otorgan mayor potencial y flexibilidad.
S
ubprogramas. Se permite la declaracin y definicin de funciones y
procedimientos para conversiones de tipos, redefinicin de operadores,
creacin de otros nuevos, entrada y salida de datos desde el exterior y otras
tareas comunes a los dems lenguajes de propsito general.
C
ontrol temporal. VHDL dispone de sentencias para detectar flancos,
especificar retardos, especificar tiempos de set-up y hold, comprobar anchura de
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Los requer
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sea, que transformaciones se realizarn sobre los datos que entren en los
puertos de entrada, para producir nuevos valores sobre los puertos de salida.
Para poder utilizar elementos ya definidos en VHDL en descripciones
estructurales de un nuevo diseo, VHDL incorpora el concepto de componente
(component) y de referencia a un componente. Cualquier elemento modelado
con VHDL puede ser usado como un componente de otro diseo. Para ello
solamente es necesario hacer referencia al elemento a utilizar y conectar los
puertos de su interfaz a los puntos necesarios para realizar el nuevo diseo. La
Figura 5.6 ilustra esta idea, el sistema bajo desarrollo se forma a partir de dos
subsistemas que se habrn definido con anterioridad. El diseador solo debe
preocuparse de las entradas y las salidas de los subsistemas (su interfaz) y de la
forma adecuada en que debe conectarlas para formar el nuevo sistema, pero no
es necesario conocer cmo est descrito cada uno de los subsistemas.
Modelo de concurrencia
El hardware es por definicin concurrente, en ltima instancia cualquier
dispositivo digital est formado de un mar de puertas lgicas, todas ellas
funcionando en paralelo. El elemento bsico que ofrece VHDL para modelar
paralelismo es el proceso (process).
Un proceso puede entenderse como un programa, se compone de sentencias,
puede llamar a subprogramas, puede definir datos locales, etc. En general, un
proceso describe un comportamiento y el cdigo que contiene se ejecuta de
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forma secuencial. Pero todos los procesos contenidos en una descripcin VHDL
se ejecutan de forma paralela. Desde este punto de vista un modelo VHDL
puede entenderse como un mar de programas secuenciales ejecutndose de
forma paralela. De hecho cualquier descripcin VHDL es transformada en un
conjunto de procesos concurrentes equivalentes, y este mar de procesos
concurrentes es la informacin de entrada del simulador.
Estos procesos que se ejecutan concurrentemente deben poder comunicarse
(sincronizarse) entre ellos. El elemento necesario para comunicar dos procesos
es la seal (signal). Cada proceso tiene un conjunto de seales a las que es
sensible. Ser sensible a una seal significa que en cuanto se produzca un
cambio en el valor de dicha seal (un evento en la seal), el proceso se
ejecutar hasta que encuentre una sentencia de suspensin del proceso (wait).
Al llegar a esta sentencia, el proceso quedar suspendido, esta suspensin ser
por un perodo determinado de tiempo, o bien hasta que se produzca un nuevo
evento en alguna de las seales a las que sea sensible dicho proceso. Aparte de
poder suspender la ejecucin de un proceso (sentencia wait), este es un bucle
infinito, o sea, al llegar a su final vuelve a ejecutarse desde el principio.
Para ilustrar mejor este concepto, la Figura 5.7 define los procesos equivalentes
a una puerta and y una puerta OR de dos entradas cada una. Notar que en este
ejemplo se utiliza la sea c para sincronizar los dos procesos, siempre que se
produzca un evento en la seal c, se ejecutar el proceso OR2. Por supuesto, y
dado el paralelismo en la ejecucin de los procesos, si en un momento de la
simulacin se producen eventos sobre las seales de la lista de sensibilidad de
ambos procesos (por ejemplo, en a y en d), los dos se ejecutan en ese tiempo de
simulacin.
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Sobre las seales slo diremos de momento que son objetos que pueden ir
variando su valor a lo largo de la simulacin (en este aspecto son parecidas a las
variables). Su caracterstica principal es que tienen asociada una o ms colas de
eventos (drivers) que define su comportamiento a lo largo del tiempo. La cola de
eventos est formada por conjuntos de pares tiempo/valor, y en las asignaciones
a seal es esta cola de eventos la que recibe los valores asignados.
Modelo de tiempo
Una de las finalidades del modelado en VHDL del hardware es poder observar su
comportamiento a lo largo del tiempo (simulacin). El concepto de tiempo es
fundamental para definir cmo se desarrolla la simulacin de una descripcin
VHDL.
La simulacin de un modelo VHDL es una simulacin dirigida por eventos. Esto
significa que el simulador mantiene unas listas de eventos (cambios en las
seales internas del modelo y tambin de las entradas y salidas) que se han de
producir a lo largo del tiempo de simulacin. Como el comportamiento del
modelo es estable mientras no se produzca un evento, la tarea del simulador
consiste en avanzar el tiempo de simulacin hasta el siguiente evento y calcular
sus consecuencias sobre la lista de eventos futuros.
La simulacin VHDL abstrae el comportamiento real del hardware,
implementando el mecanismo de estmulo respuesta (componentes funcionales
reaccionan a la actividad en sus entradas produciendo cambios en sus salidas)
implementando un ciclo de simulacin de dos etapas (Figura 5.8), basado en los
procesos (elementos funcionales) y las seales (entradas y salidas de estos
elementos funcionales; conexiones entre elementos).
En la primera etapa las seales actualizan su valor. Esta etapa finaliza cuando
todas las seales que deban obtener un nuevo valor en el tiempo actual de
simulacin (tenan un evento programado en su cola de eventos) han sido
actualizadas. En la segunda etapa, los procesos que se activan (aquellos que
tengan en su lista de sensibilidad una seal en la que se haya producido un
evento) se ejecutan hasta que se suspenden (con la ejecucin de una sentencia
wait). Esta etapa finaliza cuando todos los procesos que se haban activado se
hayan suspendido. Entonces el tiempo de simulacin avanza hasta el siguiente
instante de tiempo en el que haya un evento programado, y se repiten los dos
pasos del ciclo de simulacin. La simulacin termina cuando no haya ms
eventos programados o cuando se llegue al tiempo de simulacin especificado.
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En VHDL cada objeto debe ser declarado antes de utilizarse. En general, las
declaraciones se realizan en las unidades de diseo donde estos objetos son
necesarios, por lo que no sern visibles en las dems unidades. Para
declaraciones tiles para varias unidades de diseo, VHDL proporciona el
paquete, que evita la multiplicidad de declaraciones comunes. Normalmente el
paquete se divide en dos unidades de diseo VHDL: la declaracin y el cuerpo
del paquete.
Declaracin de entidad
La declaracin de una entidad sirve para definir la visin externa del dispositivo
que dicha entidad representa, la interfaz con su entorno. VHDL separa esta
visin externa de la implementacin concreta del dispositivo para dar la
posibilidad de que esta quede oculta. De este modo, despus de haber analizado
la declaracin de una entidad y, por tanto, haberla almacenado en una biblioteca,
esta entidad podr ser utilizada por otros diseos que solo requieran de dicha
interfaz para usarla.
La sintaxis VHDL para declarar una entidad es la siguiente:
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Es
tilo estructural
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Hay que dejar claro que aunque se hayan explicado diferentes estilos para
describir una arquitectura VHDL y se hayan dado ejemplos de cada uno de ellos,
todos estos estilos pueden mezclarse en la implementacin de una sola
arquitectura.
Configuracin
La configuracin es la construccin VHDL encargada de seleccionar la
arquitectura que se quiere utilizar para una entidad concreta. VHDL permite
definir ms de una arquitectura por entidad para facilitar el estudio de varias
posibilidades a la hora de implementarla. La sintaxis simplificada de una
configuracin es la siguiente:
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Paquetes
Un paquete permite agrupar un conjunto de declaraciones para que puedan ser
usadas por varios dispositivos sin ser repetidas en la declaracin de cada
dispositivo. De esta forma se facilita la reutilizacin y la actualizacin del cdigo.
Normalmente en un paquete se suelen declarar constantes, tipo y subtipos de
datos, subprogramas y componentes. Ms adelante se ver con ms detalle
el significado y la utilizacin de cada uno de estos elementos del lenguaje.
Un aspecto importante del paquete es que al igual que pasaba con las entidades,
se divide en dos unidades de diseo diferenciadas: la declaracin y el cuerpo del
paquete. La declaracin de paquete aporta la visin externa de los elementos
que se declaran mientras que el cuerpo del paquete define su implementacin.
De este modo se pueden ocultar los detalles de implementacin a un diseador
que puede estar interesado en cmo utilizar un elemento pero no necesita saber
cmo est implementado.
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Las bibliotecas work y std son excepciones en el sentido que siempre son
visibles y, por tanto, no requieren la sentencia library.
Finalmente cabe destacar que la definicin de biblioteca es una definicin lgica,
en el sentido de que cada herramienta puede implementarla como quiera sobre
el sistema de ficheros. En algunos casos una biblioteca ser un fichero, en otros
un directorio o una estructura jerrquica de directorios. Por esta razn, cada
herramienta debe aportar facilidades para crear bibliotecas y mapaer su
estructura lgica a la posicin fsica en el disco.
AUTOEVALUACION
1.
Defina VHDL
2.
Nombre las tres caractersticas principales que incorpora VHDL
enfocadas a facilitar la descripcin de hardware.
3.
En qu consiste el modelo de estructura en VHDL.
4.
Qu significa que la simulacin de un modelo VHDL est dirigida por
eventos.
5.
Genere un ejemplo VHDL para definir la arquitectura de una entidad.
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Nivel
algortmico. Es el nivel con mayor grado de abstraccin. Aqu el diseador solo
describe el comportamiento del sistema, sin preocuparse de las seales o
componentes internos del mismo. Por ello al referirse a l se suele hablar de
nivel de comportamiento o descripcin de alto nivel.
Nivel
de
transferencia de registros (RTL, Register Transfer Level). Este nivel
proporciona un cierto grado de abstraccin con respecto al hardware, pero el
diseador se ve obligado a describir las distintas seales que interactan en un
circuito y su comportamiento en funcin de las entradas por medio de
ecuaciones lgicas y sentencias de asignacin.
Nivel lgico.
Utiliza los recursos que el lenguaje proporciona para describir las
interconexiones entre los distintos componentes de un circuito. Otra
denominacin habitual para referirse a este nivel es la de estructural.
De los niveles anteriores, el algortmico ofrece las ms grandes ventajas y
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AUTOEVALUACION
1.
Mencione los niveles de descripcin VHDL
2.
Con sus palabras, mencione las etapas bsicas en el proceso de diseo
con VHDL.
3.
Describa la finalidad de la metodologa descendente (Top-Down).
4.
Proponga un ejemplo de aplicacin VHDL.
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a alto nivel, sin haberse realizado todava la implementacin, ni
siquiera a nivel lgico, de los bloques de que consta. Es por ello que cada vez
son ms necesarios los lenguajes y simuladores que permitan realizar estas
tareas a alto nivel.
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Ejemplo
Un ejemplo clsico que permite describir el proceso de sntesis de alto nivel
consiste en la implementacin de un sistema digital que resuelva numricamente
(mediante el mtodo directo de Euler) la ecuacin diferencial y + 3xy + 3y = 0
en el intervalo [0,a] con un incremento dx y valores iniciales x(0) = x; y(0) = y;
y(0) = u.
El circuito puede representarse con el siguiente modelo mediante un lenguaje
HDL:
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AUTOEVALUACION
1. Defina qu es RTL
2. Elabore un cuadro comparativo con los diferentes niveles de abstraccin.
3. En qu consisten los procesos scheduling y binding
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componentes (backtrace).
Herramientas de verificacin. A pesar de la supuesta existencia de
herramientas de sntesis automtica es imprescindible realizar tareas de
verificacin del diseo. La verificacin es una fase fundamental del proceso de
diseo orientado a evitar errores en el producto final. Una parte de la verificacin
se realiza mediante representaciones a diferente nivel y la comparacin de
simulaciones con la extraccin del circuito al nivel superior a partir del inferior. En
esta tarea de verificacin por simulacin es fundamental el establecer las
excitaciones (tensiones de entrada o vectores lgicos de entrada) adecuadas.
Existen, sin embargo, verificadores no del proceso top-down de diseo, sino de la
coherencia y verificaciones de reglas de diseo. Esto ltimo es aplicable a reglas
de layout, reglas elctricas y reglas temporales.
Herramientas de test. El test es un procedimiento encaminado a detectar la
presencia de fallos de fabricacin en circuitos integrados.
Esta importante fase del diseo (el establecer el test es responsabilidad del
diseador) tambin requiere herramientas CAD.
Las herramientas de test ms extendidas son las herramientas de generacin de
vectores de test (ATPG, Automatic Test Pattern Generation) y las de ayuda a la
sntesis de sistemas aplicando normativas de diseo fcilmente testable (DFT,
Design for Testability). En las primeras, a partir de la descripcin estructural de
un circuito lgico y la consideracin de modelos de fallos sencillos pero eficaces
(stuck-at) las herramientas generan un conjunto mnimo de vectores de test que
presentan una cobertura de test mxima. Las segundas pretenden insertar en un
diseo lgico componentes e interconexiones encaminados a garantizar que el
diseo cumpla con una normativa mundialmente aceptada de ayuda al test y
mantenimiento (normativa P1149.1 de IEEE).
ENTORNOS EDA
El concepto EDA (Electronic Design Automation) corresponde a entornos
informticos de trabajo encaminados a obtener una elevada productividad y
calidad del diseo electrnico. Los entornos EDA se estructuran a partir de
herramientas como las indicadas anteriormente, junto a un sistema de base de
datos que garantice la integridad de los diseos, coordine los diferentes
lenguajes y niveles de representacin y facilite una elevada productividad. Los
primeros sistemas utilizando el concepto EDA aparecieron en 1981, dando
soporte a diseos de baja complejidad (5000 puertas) y tecnologas de 2 micras.
Habiendo pasado por diversas generaciones, los sistemas EDA actuales
permiten diseos de una mayor complejidad (>500000 puertas) y con tecnologas
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AUTOEVALUACION
1. Elabore un comentario sobre la importancia de las herramientas
CAD en su desempeo profesional.
2. Elabore un grfico donde se muestre el dominio de herramientas
CAD.
3. Nombre los objetivos de las herramientas de sntesis y prediccin.
4. Cmo funcionan las herramientas de test?
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Es conveniente, por tanto, considerar los aspectos de test desde las primeras
etapas del proceso de diseo; modificaciones mnimas en estas etapas
pueden ayudar a facilitar en gran medida la validacin del componente. Esta
aproximacin al diseo, introduciendo las necesidades del test como parte de
las especificaciones, se conoce como diseo para la prueba (DFT
design for testability). Cualquier estrategia DFT contiene una doble
exigencia:
Proporcionar la circuitera necesaria para que el procedimiento de prueba sea
rpido y extensivo.
Proporcionar los patrones de test (vectores de excitacin) necesarios, de
forma que la secuencia de test sea lo ms corta posible, cubriendo a la vez la
mayora de los posibles fallos.
Antes de describir las diferentes estrategias aplicables a la prueba de los
circuitos integrados, revisaremos de manera algo detallada las perturbaciones
que se producen en el proceso de fabricacin de un circuito integrado.
PERTURBACIONES EN EL PROCESO DE FABRICACIN DE UN CIRCUITO
INTEGRADO
El proceso de fabricacin de un CI no es perfecto en trminos de
repetitividad de los productos fabricados, dado que como en cualquier
proceso aparecen perturbaciones y desviaciones que hacen que los circuitos
fabricados no coincidan con el circuito de referencia esperado. Estas
desviaciones pueden llegar a ser catastrficas y hacer no aprovechable el
componente. Si no existieran estas perturbaciones del proceso de fabricacin
todos los componentes seran iguales y el rendimiento del proceso sera del
100%.
Las perturbaciones aparecen, bien por factores ambientales o por el manejo
de las obleas de silicio durante la fabricacin, y son por naturaleza
incontrolables e inherentes a todos los pasos del proceso, provocando
alteraciones en las caractersticas fsico-qumicas o en la estructura del chip.
Es fundamental tratar de conocer sus causas, entender y caracterizar su
implicacin y tratar de detectarlas y corregirlas tanto como sea posible. Las
principales causas son:
Errores humanos o averas en los equipos. Estas perturbaciones suelen
afectar de manera global a todos los lotes de fabricacin mientras estn
presentes.
Inestabilidades en las condiciones del proceso. Son fluctuaciones
aleatorias en las condiciones fsicas en que se tratan las obleas (turbulencia
en el flujo de gases, fluctuaciones en las temperaturas o presiones, etc.).
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Las perturbaciones locales pueden dar lugar a circuitos defectuosos para los
que alguna funcin o especificacin no se verifica, lo que significa que deben
ser rechazados al no superar el test funcional (test de tipo lgico en circuitos
digitales). Pero tambin pueden manifestarse slo como desviaciones de los
valores de los parmetros de los componentes alrededor del valor nominal,
por lo que el fabricante suele realizar un test de estas desviaciones
analizando el tiempo de propagacin de las seales (delay testing) y el
consumo (current testing), obteniendo informacin de la dispersin. En los
circuitos analgicos los tests se disean para determinar el valor de
determinados parmetros (ganancia, ancho de banda, CMRR, etc.).
AUTOEVALUACION
1.
D
escriba las exigencias de las estrategias DFT.
2.
M
enciones las principales causas de perturbaciones en el proceso de
fabricacin de un circuito integrado.
3.
E
n qu consiste la alteracin puntual (spot).
4.
C
omente sobre las perturbaciones locales.
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para conectar sus entradas/salidas, bien a los pines del dado de la oblea
(die), o bien a las patillas del encapsulado (ver Figura 6.1).
Los patrones de test se definen en un programa de test que describe las
formas de onda a aplicar, la frecuencia de reloj y la respuesta esperada.
El tester recibe de forma automtica cada nuevo componente y ejecuta el
programa de test, comparando las respuestas obtenidas con las esperadas; si
se observan diferencias, el componente se etiqueta como errneo. Cuando el
test se realiza sobre la oblea sin cortar, la sonda se mueve consecutivamente
a cada dado y, una vez cortada la oblea, se descartan los marcados como
errneos.
AUTOEVALUACION
1. En qu consiste el test diagnstico.
2. Mencione la importancia del test funcional.
3. Cul es el objetivo del test paramtrico.
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Bajo estas dos premisas es posible chequear la mayor parte de los bloques
combinacionales con un conjunto limitado de vectores de entrada.
El problema de los sistemas secuenciales es diferente. El test de una
mquina de estados (FSM finite state machine) requiere, no slo aplicar la
excitacin de entrada apropiada, sino que ha de ser llevada previamente al
estado deseado, lo que a su vez requiere aplicar una secuencia de
entradas. Una forma de abordar este problema es convertir la mquina
secuencial en combinacional rompiendo la realimentacin en el curso
del test, lo que constituye uno de los conceptos claves en la metodologa
scan-test. La otra aproximacin es dejar que el circuito se chequee l mismo
(self-test), lo que no requiere vectores externos y permite una mayor
velocidad.
Cuando se considera la testabilidad de los diseos, dos propiedades son
importantes:
Controlabilidad, que mide la facilidad de llevar un nodo de un circuito a
una determinada condicin utilizando slo los pines de entrada. As, un nodo
ser fcilmente controlable si puede ser llevado a la condicin mediante un
solo vector de entrada; por el contrario su controlabilidad ser baja si
necesita una secuencia amplia de vectores.
Observabilidad, que mide la facilidad de observar el valor de un nodo en
los pines de salida. Un nodo con alta observabilidad puede ser monitorizado
directamente en los pines de salida; un nodo con baja observabilidad
necesita un cierto nmero de ciclos antes de que su estado aparezca en las
salidas.
Los circuitos combinacionales pertenecen a la clase de circuitos fcilmente
observables y controlables, dado que cualquier nodo puede ser controlado y
observado en un nico ciclo. En el caso de los circuitos secuenciales estas
propiedades hay que buscarlas mediante tcnicas DFT, que pueden
agruparse en tres categoras: test ad hoc, test scan-based y self-test.
Test ad hoc
Como su nombre indica, son tcnicas que se aplican de forma muy
dependiente de la aplicacin. Un ejemplo de estas tcnicas se ilustra en
la Figura 6.3, que muestra un procesador simple con una memoria de
datos. En una configuracin normal, la memoria ser accesible slo a travs
del procesador (parte (a) de la figura), lo que requerir un cierto nmero de
ciclos de reloj en los test de lectura y escritura de cada una de las posiciones
de
memoria.
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AUTOEVALUACION
1. Por qu es importante la controlabilidad en la testabilidad de
diseos.
2. En qu consiste la observabilidad.
3. Describa la tcnica Test ad hoc.
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Hasta hace poco, el problema del test slo lo era realmente al nivel de los CIs;
el test de las tarjetas de circuito impreso quedaba facilitado por la abundante
disponibilidad de puntos de test. El cuadro ha cambiado con la introduccin de
las tcnicas avanzadas de encapsulado (montaje superficial o mdulos
multichip), y esto ha reducido significativamente la controlabilidad y
observabilidad a este nivel, ya que el nmero de puntos donde pueden
hacerse medidas se ha visto muy disminuido. Este problema puede abordarse
extendiendo el concepto de test scan-based al nivel de tarjetas y
componentes.
La aproximacin resultante se denomina boundary-scan (cuya traduccin
podra ser chequeo en las fronteras de los componentes) y se ha
estandarizado para asegurar la compatibilidad entre los diferentes
proveedores (JTAG - Joint Test Action Group), dando lugar a la norma IEEE
1149. En esencia, conecta los pines de I/O de los componentes de una tarjeta
en una cadena serie de test, tal como se muestra en la Figura 6.6. La
operacin de test procede de forma similar a lo descrito en el apartado previo.
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AUTOEVALUACION
1. Describa la ventaja del diseo Boundary-Scan
2. Haga una descripcin del Test Built- in - Self.
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D = 1 Y 1 T
Esta ecuacin significa que, siendo generosos y concediendo que nuestro
modelo de fallos cubre todos los fallos de fabricacin, un valor de T del 80%
con un yield del 50% proporciona un nmero de circuitos defectuosos que se
dan por buenos que constituye el 13% del total. Si se incrementa la cobertura
de fallos (T) hasta el 95% este porcentaje de circuitos defectuosos no
detectados cae al 3.4%, y slo en valores de T del 99.9% el valor alcanzado
es del 0.07%, que puede identificarse con un criterio de alta calidad en la
deteccin.
Los modelos de fallos referidos hasta aqu slo verifican la funcionalidad en
sentido esttico, no siendo suficientes en ciertos casos para caracterizar
completamente los defectos de un circuito integrado. Otro tipo de fallos que
tambin es necesario contemplar son los debidos a los retardos, que ocurren
cuando el retardo a lo largo de un camino de seal queda fuera de unos
lmites especificados. Estos fallos van ganando importancia conforme la
frecuencia de operacin de los circuitos se hace ms y ms grande. En este
sentido, los fallos en los circuitos son ms probables si ciertos caminos
operan demasiado lentamente, por lo que aquellos tests que se realicen
haciendo operar al circuito a la mxima velocidad especificada (pruebas atspeed) capturarn ms defectos que los tests lentos.
Por ltimo, ciertas herramientas de test no slo se quedan en verificar la
existencia de un determinado estado lgico en la salida, sino que monitorizan
en ese estado el valor de la corriente de prdidas en continua del circuito
CMOS correspondiente (IDDQ). Este valor es normalmente muy bajo, y una
elevacin del mismo es indicativa de un problema potencial (un defecto en
los circuitos). Aunque esta premisa no es universalmente aceptada, esta
forma de chequeo puede mejorar la calidad del test de los circuitos CMOS y
se incorpora en diversas herramientas.
GENERACIN AUTOMTICA DE VECTORES DE TEST (ATPG)
La tarea del ATPG es determinar un conjunto mnimo de vectores de
excitacin que cubra una porcin suficiente del conjunto de fallos definidos
en el modelo de fallos adoptado. Un enfoque posible es comenzar con un
conjunto aleatorio de vectores de test y, mediante simulacin, se determina
cuntos de los fallos potenciales se han detectado. Con los resultados
obtenidos como gua, iterativamente se pueden aadir o retirar vectores
extra. Una formulacin alternativa y ms atractiva se apoya en el
conocimiento de la funcin de una red booleana para deducir un vector de
test adecuado para un determinado fallo.
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AUTOEVALUACION
1. Describa cmo se aplica el concepto de yield en el proceso de
test de circuitos.
2. En qu consiste el modelo de fallos.
3. Mencione el objetivo del simulador de fallos.
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Se puede estimar que el porcentaje del rea utilizado para las interconexiones
est entre 70 y 90% del rea total del chip. Las relaciones de rea entre
lgica, interconexiones y memoria de configuracin pueden verse en la Figura
7.3
AUTOEVALUACION
6. Realice un bosquejo del esquema interno de una FPGA.
7. Defina qu es una LUT.
8. Comente acerca de la relacin interna de reas dentro de un
FPGA.
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AUTOEVALUACION
1. Usualmente hay tres tipos diferentes de interconexiones
en una FPGA. Mencinelas
2. Muestre cmo se realizan las interconexiones directas entre
CLBs.
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Memoria
Quiz la primera incorporacin a la estructura bsica de las FPGAs es la
inclusin de bloques de memoria RAM. Estos bloques estn disponibles para
el diseador, y son configurables en el tamao y el ancho de palabra. Pueden
ser utilizados para almacenamiento de datos o para implementar funciones
combinatorias complejas, aunque son ms lentos que las celdas estndar. De
acuerdo a la configuracin pueden ser utilizados como RAM dual port, FIFOs,
o RAM sincrnica.
Bloques aritmticos
El incremento en aplicaciones de procesamiento digital de seales llev a la
incorporacin en hardware de bloques aritmticos. Estos bloques implementan
funciones multiplicador-acumulador (MAC) con enteros.
Microprocesadores
Cuando se utilizan FPGAs para realizar funciones de clculo es usual que
trabajen en conjunto con un microprocesador compartiendo las tareas. Existen
varios ejemplos de FPGAs que incorporan microprocesadores internamente.
Estos microprocesadores pueden estar en hardware como hardcores, es decir
que
dentro del chip hay
un bloque de silicio especfico
para el microprocesador; o bien como parte de los circuitos programados en la
FPGA como softcores o IP cores.
Ejemplos de hardcores pueden verse en FPGAs de Xilinx Virtex II Pro y Virtex
4, que incorporan hasta cuatro cores de PowerPC 405 o en la familia Excalibur
de Altera (aunque Altera ya no est promoviendo el uso de estos dispositivos
para nuevos diseos).
Hay una enorme cantidad de ejemplos de softcores, pero para seguir en la
lnea de los fabricantes de chips mencionaremos los Pico y MicroBlaze de
Xilinx y el NIOS II de Altera.
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Manejo de relojes
Al aumentar el tamao y la complejidad de los chips se hace necesario
proveer una buena distribucin interna de las lneas de reloj globales
que
no introduzcan diferencias de retardo entre distintas partes del
dispositivo. Es as que se incluyen lneas especiales rpidas para la
distribucin de los relojes bloques especficos de control de seales de reloj y
PLLs para generar internamente diferentes frecuencias a partir de una seal
externa.
Entrada-salidas especficas
Para que las FPGAs puedan manejar directamente lneas de alta velocidad sin
necesidad de transceivers externos se incorporan a los bloques de IO
transceivers programables que cumplen con varios de los estndares usados,
ya sea en single-ended o diferenciales, los mismos llegan a manejar seales
de varios giga bits por segundo.
Conversores serie-paralelo de alta velocidad
Asociado con el item anterior, para poder trabajar con seales de alta
frecuencia, es necesario incorporar serializadores o conversores serie paralelo
de alta velocidad.
Facilidades de test on-chip
Existen diversas estrategias que facilitan la prueba y el debugging de los
diseos, estas van desde la posibilidad de la lectura o escritura de los
registros y de las memorias internas va JTAG, hasta la incorporacin de
analizadores lgicos integrados en el chip.
AUTOEVALUACION
1. Mencione la forma como son utilizados los bloques de memoria
en un FPGA.
2. Qu se conoce como softcore?.
3. Por qu se hace necesario incorporar serializadores o
conversores dentro de un FPGA.
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AUTOEVALUACION
1. Cul es la novedad de la familia de los Stratix II?
2. Mencione los principales bloques componentes de la
arquitectura de la familia Virtex II.
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(HDL
Hardware
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de LUTs utilizadas en las FPGAs. Hay varias investigaciones que estudian los
algoritmos necesarios para realizar este mapeo en LUTs y sus optimizaciones.
Para el caso de FPGAs modernas que incluyen bloques de RAM, bloques
aritmticos u otros bloques dedicados, es necesario que las herramientas EDA
los sepan utilizar adecuadamente.
Posteriormente resta realizar el placement y routing dentro de la FPGA. Esto
significa elegir en qu celdas se ubica el diseo y elegir los caminos de
interconexiones entre esas celdas.
HERRAMIENTAS DE ALTO NIVEL
A medida que los diseos aumentan su complejidad aparece la necesidad de
utilizar herramientas de mayor grado de abstraccin para poder desarrollar
aplicaciones cumpliendo con las exigencias de productividad. Es claro que
cuando se aumenta el nivel de abstraccin se gana en tiempo de diseo, pero
se pierde en la optimizacin del mismo.
Actualmente todava la mayora de los diseos se realizan utilizando lenguajes
de descripcin hardware, principalmente VHDL y Verilog, y existen estrategias
especificas para manejar diseos de gran tamao. La principal es partir el
diseo en bloques ms pequeos y disear adecuadamente la jerarqua de
estos bloques as como las interfaces de los mismos. Muchos de estos
bloques pueden estar pre-hechos como IP cores, o disearse una vez y
reutilizarse.
Las cosas se complican an ms porque hay que describir el
comportamiento esperado del sistema para poder verificar los bloques
diseados. Si bien los HDLs permiten esto, no son los lenguajes ms cmodos
para ello. Si adems el sistema incluye un microprocesador y por lo tanto
software corriendo en l, entonces se plantea la idea de contar con un
lenguaje nico que sirva tanto para el hardware que va estar implementado en
una FPGA como para el software del microprocesador.
Otro punto importante cuando se piensa en diseos que utilizan plataformas
reconfigurables como aceleradores de clculo, es que la mayora de los
algoritmos estn especificados y probados en lenguajes de programacin tales
como C o Matlab y no en HDLs.
Ha habido varios esfuerzos en incorporar lenguajes de programacin al diseo
con FPGAs, el problema principal es que estos lenguajes estn concebidos
para implementaciones secuenciales y no para representar el paralelismo
inherente al hardware.
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Si bien hay una gran cantidad de lenguajes de programacin que han sido
utilizados para sintetizar hardware en forma ms o menos automtica, el ms
utilizado es el C.
Esto se debe al grado de difusin que tiene el C, y pueden mencionarse
varios ejemplos de traductores de C a HDL. Las dificultades que se presentan
hacen que siempre estos traductores no incluyan la sintaxis completa del C
sino un subconjunto del lenguaje, y que adems introduzcan diversas
modificaciones o ampliaciones al C para representar adecuadamente el
paralelismo. Como ejemplos concretos podemos mencionar: HandelC,
Trasmogrifier C, Streams-C. Impulse C.
Han habido varios esfuerzos para compilar directamente desde Matlab a
hardware, como muchos algoritmos se especifican directamente en Matlab
esta idea es muy atractiva. Para algunas aplicaciones los resultados del
hardware generado automticamente son cinco veces ms lentos y ocupan
cuatro veces ms celdas que los diseos hechos manualmente; pero se
presentan otros casos en donde las velocidades de los diseos son
comparables, aunque se mantienen las diferencias de tamao. Dems est
decir que los tiempos de diseo se reducen enormemente, aunque los autores
de las publicaciones no utilizan herramientas comerciales. SystemC es otra
alternativa de descripcin de alto nivel, est implementado como clases de
C++, y permite la definicin de hardware a varios niveles de abstraccin.
Otro punto interesante es la utilizacin de lenguajes de programacin para
realizar la verificacin de un diseo. En lugar de disear un test-bench en HDL
es posible describirlo en un lenguaje de programacin. Se han desarrollado
mdulos de software que permiten enlazar simuladores HDL con paquetes
clsicos de simulacin de sistemas, un ejemplo es el vinculo entre Matlab y
Simulink con ModelSim (simulador HDL). Esto permite desarrollar el entorno
de pruebas (test benches) en un lenguaje de alto nivel, y conectar entradas y
salidas hacia bloques de hardware descritos en HDL. Otra aplicacin es la
integracin de bloques hardware descritos como HDL en modelos a escala de
sistema. [ver mathworks]
AUTOEVALUACION
1. Mencione la diferencia entre CAD y CAE.
2. A qu se le define como netlist?
3. Es posible utilizar herramientas independientes del fabricante en el
proceso de placement y routing? Justifique
4. Comente sobre las alternativas de herramientas de alto nivel en la
programacin de FPGAs.
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est siendo
siguiente:
Field
Programmable
Analog
Array
(FPAA):
Un circuito
integrado, el cual puede ser programado para implementar
circuitos
anlogos, usando bloques anlogos flexibles e interconexiones.
Field Programmable Mixed Analog-Digital Array (FPMA): Un
circuito integrado, el cual contiene un FPAA y un FPGA, es tan flexible como
los bloques configurables y se puede programar para implementar circuitos de
seal mixta.
Electrically Programmable Analog Circuit (EPAC): Un circuito
FPAA versin de IMP Inc; EPAC es una marca registrada del fabricante IMP
Inc.
Field Programmable Analog Device (FPAD): Es el nombre que
utiliza el fabricante Zetex para un FPAA.
Totally Reconfigurable Analog Circuit (TRAC): Nombre para
los circuitos FPADs fabricados por Zetex.
Reseau Analogique Programmable (RAP): Nombre en francs para un
FPAA.
Configurable Analog Block (CAB): Celda analgica bsica y
programable en un FPAA.
Field Programmable System-On-a-Chip (FIPSOC): Un chip que
integra un FPMA y un microcontrolador, este chip es comercializado por la
compaa SIDSA.
Evolucin de los FPAAs
Con la aparicin y evolucin de los circuitos digitales programables
(Programmable Logic Devices: PLDs), surgi la necesidad de desarrollar
circuitos integrados que permitieran programar e implementar circuitos de
seal mixta en un solo chip: es por ello que desde la dcada del ochenta hasta
el presente, varias compaas y grupos de investigacin (la mayora de ellos
pertenecientes a las
universidades) han desarrollado y anunciado sus
productos tal como se muestra en la Tabla 8.1.
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Ao
1988
Sivilotti (Caltech)
1990
1990
Kawasaki Steel
1990
Pilkington Microelectronics
1991
1994
IMP, Inc.
1994
1994
1996
1996
1997
1997
Futura et al (Spain)
1997
Motorola
1998
1999
IspPAC de Lattice
1999
2000
Anadigm
FPAAs Comerciales
Actualmente, tres compaas
fabricantes
de semiconductores
producen circuitos FPAAs. En la Tabla 8.2 se muestran los FPAAs
comerciales.
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Fabricante
Modelo
Tecnologa
IspPAC10
IspPAC20
Lattice
IspPAC30
IspPAC80
Zetex
Anadigm
UltraMOS
tiempo
continuo
Ancho de
banda
550 kHz (G=1)
330 kHz
(G=100)
1.5 MHz
500 kHz
IspPAC81
75 kHz
IspPAC
POWR1208
TRAC20
TRAC20LH
AN10E40
Bipolar
tiempo
continuo
Switched
capacitor
AN120E04
4 MHz
12 MHz
5MHz
2MHz
AN220E04
AUTOEVALUACION
1. Comente la diferencia entre FPGA y FPAA.
2. Cul fue la motivacin para generar FPAAs?
3. Menciones dos familias comerciales de FPAAs y sus
caractersticas de ancho de banda.
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son
TRAC020
y TRAC020LH (versin
Funcin
Acondicionamiento de
seal
Encapsulado
44-TQFP
28-SOIC
28-PDIP
IspPAC20
Lazo de control y
monitoreo
44-PLCC
44-TQFP
IspPAC30
Versatilidad anloga
front-end
24-SOIC
28-PDIP
IspPAC80
IspPAC81
Ultra-flexible,
tiempo
continuo, filtro paso bajo
de 5to orden con una
corte
frecuencia
de
programable en el
rango de 50 kHz 750
Ultra-flexible,
tiempo
continuo, filtro paso bajo
de 5to orden con una
corte
frecuencia
de
programable en el
rango de 10 kHz 75 kHz
16-SOIC
16-PDIP
16-SOIC
16-PDIP
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Debido a que el FPAA AN10E40 est basado en circuitos switchedcapacitor, sus seales de salida no estn libres de la presencia de
ruido, entonces la flexibilidad de las celdas I/O es importante cuando se
considera la implementacin de filtros anti-aliasing. Adicionalmente, debido a
la naturaleza misma del sistema de datos muestreados (Sampled Data
System), el cuidado que se debe tener es limitar el ancho de banda de la
seal de entrada para evitar aliasing.
Los FPAAs AN120E04 y AN220E04 pertenecen a la segunda generacin de
la familia de Anadigm (Anadigmvortex) y estn basados en una arquitectura
switched-capacitor completamente diferencial.
La arquitectura de los FPAAs AN120E04 y AN22E04 consiste de una matriz
de CABs de 2x2, una red de interconexin programable, una LTU (Look-Up
Table), cuatro celdas anlogas de entrada (una de ellas con un multiplexor
para cuatro seales de entrada), y tres celdas de salida. En la Figura 8.6,
se muestra el diagrama de bloques de la matriz para los N120E04 y
AN220E04.
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Simulacin
(anlisis
transitorio)
para verificar la respuesta en el
dominio del tiempo.
Simulacin
(anlisis
transitorio)
del
circuito para verificar la
respuesta en el dominio del tiempo
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AUTOEVALUACION
1.
2.
3.
4.
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AUTOEVALUACION
9. Mencione la diferencia entre un DSP y un microprocesador.
10. Una de las caractersticas fundamentales de los DSP es el tipo
de formato aritmtico utilizado por el procesador. Explquela
11. Explique cmo influye el tamao del bus de datos en el coste.
12. Menciones cmo puede medirse la velocidad en un DSP
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CONSUMO
El uso cada vez ms extendido de los DSP en aplicaciones porttiles como la
telefona celular hace que el consumo sea un factor a tener muy en cuenta en
el momento de decidirse por un DSP u otro. Conscientes de esta necesidad,
los fabricantes de DSP ya fabrican DSP para tensiones bajas de trabajo (3,3 V
-3 V) que incorporan prestaciones para la gestin de energa, como pueden
ser los modos sleep o idle que inhiben el reloj del DSP a todas o slo
algunas partes del mismo, divisores programables del reloj para permitir la
realizacin de determinadas tareas a velocidad inferior o en control directo de
perifricos, lo que permite la desactivacin de algunos de ellos si no se prev
su aplicacin.
COSTE
Generalmente el coste del DSP es el principal parmetro en todos aquellos
productos que se van a fabricar en grandes volmenes. En tales aplicaciones,
el diseador intenta utilizar el DSP con coste inferior y que satisfaga las
necesidades de la aplicacin aun cuando ese dispositivo pueda ser
considerado poco flexible y ms difcil de programar que otros DSP ms caros.
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De entre las familias de DSP, el ms barato ser aquel que tenga menos
caractersticas funcionales, menos memoria interna y probablemente menos
prestaciones que otro ms caro. Sin embargo, una diferencia clave en el
precio est en el encapsulado. Los encapsulados PQFP y TQFP son
usualmente bastante ms baratos que los PGA.
arquitecturas
VLIW
estn
estrechamente
relacionadas
con
los
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AUTOEVALUACION
1. Comente la diferencia en cuanto a memoria entre un DSP de
coma fija y uno de coma flotante.
2. Pipelining es una tcnica para incrementar las prestaciones
de un procesador. Explquela
3. Qu factores se tienen en cuenta para establecer el coste de
un DSP?
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AREAS DE APLICACION
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AUTOEVALUACION
1. Comente la diferencia entre un DSP de coma fija y uno de coma
flotante.
2. Otra cIasificacin de Ios DSPs se puede reaIizar atendiendo aI
paraIeIismo. Explquelo
3. Qu criterios de seleccin se tiene en cuenta en un DSP?
4. Describa el criterio de rango dinmico en DSPs
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R
ed de comunicaciones operativa
D
ispositivo de comunicaciones para el acceso a dicha red
I
nterfaz para la comunicacin entre el dispositivo de comunicaciones y el
controlador del proceso.
Para la red de comunicaciones se seleccion una del tipo de las ya existentes
en el mercado. Debido al gran auge que presentan en la actualidad las
comunicaciones
mviles se ha optado por la red GSM, debido
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hardware detallada
constituyentes
en los submdulos
VHDL
AUTOEVALUACION
1. Comente con sus palabras la importancia del FPGA en la implementacin del
sistema de telefona mvil.
2. Realice un bosquejo de la estructura general de la arquitectura hardware
diseada.
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AUTOEVALUACION
1. Mencione la importancia del dispositivo UART en el proyecto.
2. Explique la funcin del sub-mdulo codificador de comandos.
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2.
Una segunda divisin entre 10 del valor obtenido como cociente en
la operacin anterior. El resultado de esta operacin es otro cociente, que
se corresponde con los dgitos de las centenas, y un resto que se
corresponde con el digito de las decenas.
Para llevar a cabo estas dos etapas se ha declarado una seal tipo
array de 3 componentes tipo enteros donde se almacenarn los dgitos
llamada digito. Adems se ha implementado un contador de 0 a 22,
que incrementa una seal (cuenta) en cada pulso de reloj. Mediante un
bloque combinacional asociado se realizan las siguientes operaciones: Si
cuenta=0 se coloca en el dividendo del componente divCore el valor del
nmero a convertir.
Si cuenta=10 el valor del resto se asigna a la seal digito. Y el valor del
cociente se realimenta en al dividendo del bloque divCore.
Si cuenta=22 el valor del cociente se le asigna a la seal digito (0) y el resto a
la seal digito (1).
El que haya que esperar 11 pulsos de reloj tras especificar el dividendo del
divCore se debe a que este mdulo necesita 11 pulsos de reloj para efectuar
la operacin.
Una vez convertido el nmero binario en decimal, se analizan los dgitos
obtenidos para eliminar los ceros a la izquierda con el fin de que slo se
transmitan aquellos dgitos que realmente sean necesarios.
Posteriormente se procede a su conversin a cdigo ASCII. La forma ms
sencilla de realizar esta operacin se sumndole 48 al valor del dgito. Esto
es posible porque en el cdigo ASCII los dgitos (0-9) tienen cdigos
consecutivos, y el cdigo del 0 es el nmero 48.
Tras obtener el cdigo ASCII de los tres dgitos se ejecuta un proceso
secuencial para enviar dichos cdigos secuencialmente a travs de la salida
svDout, comenzando por el primer dgito distinto de 0 (desde el ms
significativo hasta el menos significativo).
Tambin hay que tener en cuenta que cada vez que se enva un carcter hay
que esperar a que el encargado de transmitirlo (UART) termine de hacerlo,
para poder enviar el siguiente.
SUBMDULO CONTROLADOR DE COMUNICACIONES
Este mdulo es sin duda el ms complejo y a la vez, el ms importante de
toda la estructura hardware que se ha desarrollado.
Se podra
decir que es la unidad ms inteligente del sistema. Es capaz de
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AUTOEVALUACION
1. Describa la funcin del sub-mdulo Decodificador de
comandos.
2. Mencione dos funciones del sub-mdulo Controlador de
comunicaciones.
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(nnnnnnnnn :
del usuario)
nmero de telfono
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RESULTADOS
Una vez programado el cdigo VHDL necesario para describir la arquitectura
que se ha planteado, se ha sintetizado e implementado, mediante las
correspondientes herramientas informticas y finalmente se ha programado
sobre la FPGA seleccionada. Los resultados obtenidos durante esta fase
de implementacin se detallan en la Tabla 9.2
Cantidad utilizada
% de los disponibles
Slices
1.719
73%
Registros
1.315
27%
LUTs
2.739
58%
IOBs
27
19%
Puertas equivalentes
29.354
Anlisis de retardos
Rutas
1.893,413
Redes
1.315
Conexiones
1.271
Periodo mnimo
44 ns
Retardo mximo
7,397ns
Frecuencia mxima
38,879MHz
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AUTOEVALUACION
1. Describa la utilidad de un dispositivo FPGA en el sistema de
control de temperatura planteado.
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CONTROL DIGITAL
FPGAs. El FPGA por sus siglas en ingls (Field Programmable Gate Array)
es un dispositivo lgico programable.Puede tomar cualquier arquitectura
lgica y digital programndola en los diferentes recursos de de software
(VHDL, Verilog, etc). La arquitectura de un FPGA consiste en arreglos
de varias celdas lgicas las cuales se comunican unas con otras mediante
canales de conexin verticales y horizontales tal y como se muestra en la
Figura 9.9.
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Dependiendo
del valor gravitacional de inclinacin a la salida se del sensor
se obtiene la seal PWM en los ejes X y Y. A un valor de 0g se tiene un ciclo
de trabajo del 50%.
Los sensores deben calibrarse a travs de una resistencia (Rset) para trabajar
a diferentes frecuencias, lo cual quiere decir que el usuario decide la cantidad
de muestras por segundo que se desea recibir.
Etapa de Control
La etapa de control tiene la tarea de tomar los datos otorgados por el sensor
acelermetro, procesarlos dependiendo de la cantidad de sensores que
se cuenten, decodificar el valor de inclinacin del acelermetro para dar una
seal de control al servomotor. El FPGA es el dispositivo encargado de
realizar stas tareas As queda subdividido en adquisicin de datos,
procesamiento de datos, decodificador de datos y control de servomotor.
La adquisicin de datos se realiza a travs de un contador con doble reset
(uno asncrono y otro sincrnico) a la entrada del sistema. ste bloque realiza
la cuenta del tiempo de encendido del ciclo de trabajo de la seal PWM
proveniente del acelermetro. Al iniciar el tiempo de encendido en la seal
PWM el registro del contador se resetea e incrementa su cuenta, cuando
ocurre el tiempo de apagado de la seal PWM, el valor del registro contador
pasa a un registro de almacenamiento donde ser procesado.
La etapa de procesamiento de datos regula los diferentes niveles de
inclinacin para los sensores. En caso de que haber ms de un sensor existe
una dependencia dependiendo la posicin de stos. Los sensores estn
localizados en cada una de los eslabones que asemejan a las falanges de
los dedos.
En este trabajo se presenta una posible solucin del problema de la
cinemtica directa de una mano robtica, es decir, a partir de los sensores
(acelermetros) se obtiene la orientacin de cada uno de las falanges, de
manera que es posible obtener la ubicacin del efector final (yema del dedo)
utilizando las siguientes ecuaciones del sistema de referencia inercial X-Y.
X = l1 cos( 1 ) + l 2 cos( 1 + 2 )
Y = l1 sen ( 1 ) + l 2 sen ( 1 + 2 )
=1 +2
En la Figura 9.12 se muestra una representacin esquemtica de dos
falanges que representa a uno de los dedos de la mano robtica,
cuyas longitudes estn representadas por l1 y l2.
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Frec.
125K
1KHz
+90
Inc.
41%CT
0 Inc.
51%CT
-90
Inc.
64%CT
FREC.
Operacin
390.625KHz
Cuenta
+90
Inc.
162
Cuenta
0 Inc.
206
Cuenta
-90
Inc.
253
Los resultados de la Tabla 9.5 muestran los valores de las cuentas (valores
en decimal) que se obtienen del ciclo de trabajo tiempo de
encendido de la seal PWM del acelermetro. El contador de 8 bits tiene
como cuenta mxima a la frecuencia de operacin un valor de 255 cuentas,
con la inclinacin de mayor gravedad a un ciclo de trabajo de 64% se obtiene
una cuenta de 253. La resolucin de ste contador es de 0.5, lo cual quiere
decir que por cada grado de inclinacin se obtienen 2 cuentas.
En sta implementacin se cuenta con un solo sensor de inclinacin as
que es el de mayor prioridad, la etapa de decodificacin toma los valores del
registro una vez hecha la cuenta para traducirlos en valores de control para
el servomotor.
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CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
Modelo
Velocidad
Tiempo
CT. 0
Tiempo
CT. 90
Futaba
S3004
0.23sec/60
(a 4.8V)
0.9ms
1.5ms
Tiempo
CT.
180
2.1ms
Valor
del
contador
(Hex)
A2
B8
CE
E4
FD
Orientacin
del
Servomotor
0
45
90
135
180
Valor
Cdigo
PWM
04H
09H
0FH
15H
1BH
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% usado
XC2S200E
2%
Bloques
Totales
2352
Bloques
usados
64
AUTOEVALUACION
1. Disee un esquema de implementacin del FPGA dentro del
proyecto Control digital de posicin con acelermetros
2. Cul es la tarea especfica del FPGA dentro del proyecto?
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2.
Objetivo de la prctica:
Diseo de una NAND 2 entradas segn el estilo de celdas estndar, con un
tiempo de retardo, supuesto un Cload=1pF, inferior a 1ns. Distancia entre Vdd y
Vss menor de 100. Minimiza la anchura.
Caracterizarla, esto es:
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and
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devices",
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Sofware Utilizado (Windows):
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