Departamento de Electrnica

Electrnica Digital

Dispositivos de memoria

Bioingeniera
Facultad de Ingeniera - UNER

Memorias de semiconductores
Almacenamiento de SW (instrucciones y datos)
Firmware (FW)

Aplicaciones Memorias de arranque (boot, BIOS)

Tablas de datos (conversin de cdigos, generacin de
seales, operaciones, etc.)

Generacin de funciones combinacionales

Unidad
Aritmticolgica (ALU)

CPU

Unidad de
control

Memoria
principal

Memoria de
almacenamiento
temporal (cach)

Memoria de
almacenamiento
masivo

E/S de una memoria

Bus de direcciones

MEMORIA

Bus de datos

Bus de control

Bus de direcciones: especifica la posicin de memoria direccin- a ser leda

o escrita.
Bus de datos: aplica el dato a escribir o recibe el dato ledo
Bus de control: controla la memoria
Habilita el dispositivo y la salida:
CS (Chip Select) o CE (Chip Enable)
OE (Output Enable)
Establece el tipo de operacin:
R / W (Read/Write)

Memorias en sistemas microprocesados

Bus de direcciones

Memoria
#1

Memoria
#2

..

Memoria
#n

Bus de datos
Bus de control

Las memorias siempre tienen E/S tri-estado

Caractersticas y especificaciones
Capacidad: cantidad de informacin que puede almacenar expresada
en nmero de bits
cantidad de palabras x cantidad de bits de la palabra
Ejemplos:

4K x 20 = 4096 x 20 = 81920 bits

1M x 8 = 1.048.576 x 8 = 8.388.608 bits

Volatilidad
Timing
Tiempo de acceso/lectura
Tiempo de escritura

Etapa de salida: tri-estado

Caractersticas elctricas
Tecnologa: CMOS, TTL, PMOS, NMOS, BiCMOS
Voltajes de entrada y salida

Consumo (en operaciones de R y W, en stand-by)

Estructura interna: arquitectura 1D

m bits
S0

Palabra #0

S1

Palabra #1

S2

Palabra #2

Celda

S3

Sn-2

Palabra #n-2

Sn-1

Palabra #n-1

Entrada / Salida
(bus)

n palabras n seales de seleccin

1 Mpalabras 1 milln de lneas de seleccin

Implementacin prctica 1D: memoria de 8 x 8

8 bits
EN0

EN1

EN2

EN3

Latch 8 bits

Latch 8 bits

Latch 8 bits

...

...

Bus de
direcciones
(8 lneas)

Latch 8 bits

EN7

Latch 8 bits

Bus de datos
(8 lneas)

Reduccin de las lneas de seleccin

m bits

n seales de
seleccin

Bus de
direcciones

A0
A1

S0

Palabra #0

S1

Palabra #1

S2

Palabra #2

S3

Celda

Ak-1
Sn-2
k = log2 n
seales de
direccin

Sn-1

Palabra #n-2
Palabra #n-1

Entrada / Salida
Bus de datos

El decodificador reduce # de entradas de seleccin: k = log2 n

1 Mpalabra 20 lneas

Implementacin prctica 1D con decoder: memoria de 8 x 8

EN0

EN2

EN3

Latch TS 8 bits

Latch TS 8 bits

Latch TS 8 bits

...

...

Bus de
direcciones
(3 lneas)

Decoder 3 a 8

EN1

Latch TS 8 bits

EN7

Latch TS 8 bits

Bus de
datos
(8 lneas)

Limitaciones de la arquitectura 1D
Memoria de 4 palabras Decoder de 2 a 4
4 compuertas AND de 2 entradas
A

S0= B/A/
S1= B/A

S2= B A/
S3= B A

Memoria de 128 palabras Decoder de 7 a 128

128 compuertas AND de 7 entradas

Memoria de 1M palabra Decoder de 20 a 1M

1.048.756 compuertas AND de 20 entradas

Estructura interna: arquitectura 2D

lnea de bit

2k-j
lnea de
palabra

Bus de
direcciones

Aj
Aj+1

clula de
almacenamiento

Ak-1

m2j
A0
A1
Aj-1

Decoder de
columna

selecciona la palabra
apropiada de la fila de
la memoria

Circuitos de Entrada/Salida

Entrada/Salida (m bits)

Bus de datos

Implementacin
prctica 2D:
memoria de 16 x 8

Clasificacin de las memorias

RWM
Read-Write Memory

ROM

NVRWM

Read Only
Memory

Non Volatile RWM

Random Access
Memory (RAM)

Non-Random Access
Memory

MROM

EPROM

Mask ROM

Erasable PROM

SRAM

FIFO/LIFO

PROM

E2PROM

Static RAM

First Input First Output

Last Input First Output

Programmable
ROM

Electrically Erasable
PROM

DRAM

Shift Register

Dynamic RAM

FLASH
NVRAM

ALU

CPU

Unidad de
control

Memoria de
almacenamiento
temporal (cach)
SRAM

Memoria principal
ROM

Memoria de
almacenamiento
masivo
SRAM/DRAM

Y ms
FeRAM: Ferroelectric RAM
MRAM: Magnetoresistive RAM
PRAM: Phase-change memory (PCM, PRAM, PCRAM, Ovonic Unified
Memory and Chalcogenide RAM o C-RAM)
SONOS: Semiconductor-Oxide-Nitride-Oxide-Semiconductor
RRAM: Resistive Random Access Memory
NRAM: nano-RAM

Memorias ROM (Read Only Memory)

MROM (Mask ROM) - ROM de plantilla
PROM (Programmable ROM)

Bus de direcciones
OE/

MEMORIA
MROM
PROM

CE/ CS/

Diagrama en bloque
de una ROM

Bus de datos

Ejemplo de ROM 8 x 4 (arquitectura 1D con diodos)

Bus de direcciones

0001
Si hay un diodo: se
almacena un 0
Si no hay un diodo: se
almacena un 1
1101

Bus de
datos
Nota: no hay conexin entre lneas
excepto a travs de los diodos

PROM Bipolar

0 lgico

1 lgico

PROM MOS

1 lgico

0 lgico

Bus de datos

Aplicaciones

Aplicacin:
Multiplicador binario

Ejemplo:
12 x 10 = 120
C x A = 78H
Direccin:1100 1010

Nota: la tabla no est completa!

Aplicaciones

Aplicacin:
Clculo de la frecuencia cardiaca
Almacenar una tabla y acceder segn el valor del perodo (en mseg)

FC

Ventana de muestreo

Tm

Z
N pulsos

Perodo
(mseg)

Frecuencia
(ppm)

967

58

983

59

1000

60

1017

61

1033

62

1050

63

Aplicaciones

Perodo
(mseg)
1500

Direccin Frecuencia
(ppm)
000H

.
T calculado

Direccin

Memoria

Dato

40 (min)

28H

1034

012H

58

3AH

1017

013H

59

3BH

1000

014H

60

3CH

273

0B4H

220 (max)

DCH

Dato

Frecuencia (ppm)

Temporizacin de ROM
1

tAA: tiempo de acceso de direccin

tACS: tiempo de acceso de chip
tOE: tiempo de habilitacin de salida
tOZ: tiempo de deshabilitacin de salida
tOH: tiempo de retencin de salida

Definiciones

tAA: tiempo de acceso de direccin: desde una direccin vlida

aplicada hasta que se dispone un dato vlido en el bus, con las lneas
de control asertivas.

tACS: tiempo de acceso de chip: desde /CS asertivo hasta dato vlido
disponible, con la direccin ya establecida.

tOE: tiempo de habilitacin de salida: desde habilitacin de salida

/OE y /CS asertivas hasta dato vlido disponible, con la direccin ya
establecida.

tOZ: tiempo de deshabilitacin de salida: tiempo desde /CS o /OE no

asertivas hasta que la salida pasa a alta impedancia, con la direccin
establecida.

tOH: tiempo de retencin de salida: tiempo de dato vlido desde

cambio de direccin con lneas de control asertivas.

Grabacin de PROM
Voltajes y corrientes elevados (ejemplo: VPP =10-30 V e IPP = 700 mA)
Programacin bit a bit, para evitar sobrecalentamiento.
Generacin de
archivo de datos

Se repite por cada bit

de la palabra hasta
completarla.
Luego se pasa a la
siguiente direccin.

Seleccin de la
memoria

Conversin de
formato (.HEX)

Grabacin y
verificacin

Aplicaciones

Aplicacin:
Circuito para lectura y visualizacin del contenido de una memoria

MEMORIA

Clock

BUFFER

CONTADOR

DISPLAY

Bus de
direcciones

Bus de
datos

Formas
comerciales

TMS47256 (bipolar)
32K x 8
200 ns
82.5 mW en espera

TMS47C256 (CMOS)
32K x 8
100 ns
2.8 mW en espera

TMS27PC256 (CMOS)
32K x 8
100 a 250 ns
14 mW (en espera)

DM74S573
(1024 x 4) 4096 bit TTL PROM
25 a 45 ns

Formas
comerciales

Formas
comerciales

Clasificacin

RWM

ROM

NVRWM

Read-Write Memories

Read Only
Memories

Non Volatile RWM

Random Access
Memories (RAM)

Non-Random Access
Memories

MROM

EPROM

Mask ROM

Erasable PROM

SRAM

FIFO/LIFO

PROM

E2PROM

Static RAM

First Input First Output

Last Input First Output

Programmable
ROM

Electrically Erasable
PROM

DRAM
Dynamic RAM

Shift Register

FLASH

Memorias EPROM (Erasable PROM)

Bus de direcciones
CE/
PGM/
OE/
VPP
Algunos pines de
control pueden
compartir funciones

Intel 1702

MEMORIA
EPROM

Bus de datos

27C256: 32KB (256Kbit) EPROM

Escritura: Transistores MOS de compuerta flotante almacena temporalmente

un 0 al aplicar un voltaje alto a la compuerta (gate).
Almacenamiento: garantizado por al menos 10 aos
Borrado: el material aislante de la gate flotante se vuelve conductivo al aplicar UV

Formas comerciales

27C16: 16,384-Bit (2048 x 8) UV Erasable CMOS PROM - 450 ns

27C64: 8K x 8 100 ns

Formas
comerciales

EPROMs on-chip
OTPROM: One Time Programmable: no tienen ventana de cuarzo

8749 Microcontroller (Intel)

Ciclo de lectura (27C16)

Formas
comerciales

Ciclo de escritura (27C16)

Formas
comerciales

27C1001: 1 Mbit (128Kb x8) UV EPROM and OTP EPROM

Memorias EEPROM (Electrically Erasable PROM)

Ventajas
Borrado elctrico
Programacin por byte
No requieren extraccin del circuito
Desventajas
Menor densidad
Precio

Formas
comerciales

Formas
comerciales

Ciclo de lectura (28C64)

tACC: tiempo de acceso

tCE: tiempo de
habilitacin de chip

tOH: tiempo de retencin

de salida

tOE: tiempo de
habilitacin de salida
tDF: tiempo retardo a salida flotante

Ciclo de programacin o escritura (28C64)

Formas
comerciales

Memorias EEPROM Flash

Menor costo por bit que EEPROM
Borrado elctrico masivo (total o por sector; no por byte)
512 x 8 tpico
Operacin rpida por comandos
Disponible on-chip en P y C

Forma comercial:
28F256A: CMOS 32K x 8

EEPROM serie
Operacin de lectura y escritura serial
Tecnologa CMOS
Operacin mediante instrucciones (comandos)
Pocos pines (DIP8 tpico)
Tpicos:

CS/
CLK
SDI: Entrada dato serie
SDO: Salida dato serie

Aplicacin: almacenamiento de datos de usuario, calibracin, etc.

Forma comercial: NM93C06 256-Bit Serial CMOS EEPROM

Formas
comerciales

(Fairchild)

16 registros de 16 bits
7 instrucciones: Read, Write Enable, Erase, Erase All, Write, Write All, and
Write Disable.
Corriente standby tpica (memoria deshabilitada):
10mA, 1mA (L) y 0.1 mA (LZ)
No requiere borrado antes de escritura
Operacin entre 2.7V y 5.5V
40 aos de retencin de datos
Resistencia: 1,000,000 de cambios de datos

Formas
comerciales

FIN