Tema 3 - Sistemas Combinacionales II

E.T.S.
de Ingenieros de Telecomunicacin de Vigo Departamento de Tecnologa Electrnica
Sistemas combinacionales II: Bloques funcionales integrados
FUNDAMENTOS OS DE ELECTRNICA
TEMA 3 SISTEMAS COMBINACIONALES II: q funcionales Bloques
Tema 3 - 1
E.T.S. de Ingenieros de Telecomunicacin de Vigo Departamento de Tecnologa Electrnica
SISTEMAS COMBINACIONALES II: Bloques funcionales
Tema 3 - 2
En este tema se presentan distintos tipos de circuitos lgicos combinacionales, incluyendo decodificadores, codificadores, multiplexores (selectores de datos) datos), demultiplexores demultiplexores, comparadores y detectores/generadores de paridad. Tambin se presenta el mtodo estructural del VHDL y se aplica a la lgica combinacional.
Tema 3 - 3
Implementar un decodificador binario bsico Utilizar decodificadores BCD a 7 segmentos en sistemas con displays. Aplicar multiplexores para la seleccin de datos, los displays multiplexados, la generacin de funciones lgicas y sistemas sencillos de comunicaciones.
Utilizar decodificadores como demultiplexores. demultiplexores Utilizar un codificador de prioridad BCD-binario. Utilizar comparadores de magnitud para determinar la relacin entre dos nmeros binario y utilizar los comparadores en cascada para realizar comparaciones de nmeros ms grandes.
E li Explicar el l significado i ifi d de d paridad. id d Utilizar generadores y comprobadores de paridad para detectar errores de bits en los sistemas digitales.
Describir un componente VHDL y explicar como se emplea en un programa. Aplicar el mtodo estructural y el mtodo de flujo de datos para escribir cdigo VHDL. Describir herramientas bsicas de desarrollo software.
Tema 3 - 4
CONTENIDOS: 1. INTRODUCCIN.
1 1 Bloques funcionales integrados 1.1. 1.2. Bloque funcional combinacional 1.3. Simbologa normalizada (ANSI/IEEE 91-1984)
5.
DEMULTIPLEXORES
5 1 Demultiplexor de dos canales (1 lnea a 2 lneas) 5.1. 5.2. Demultiplexor de cuatro canales (1 lnea a 4 lneas) 5.3. Decodificadores como demultiplexores
2 2.
DECODIFICADORES
2.1. Decodificador Binario bsico 2.2. Decodificador BCD a decimal 2 3 Decodificador Binario a decimal 2.3. 2.4. Decodificador de uno entre cuatro 2.5. Aplicaciones de los decodificadores 2.6. Decodificadores excitadores
6.
COMPARADORES BINARIOS
6.1. Comparador binario de cuatro bits 6.2. Comparador binario de ocho bits 6.3. Aplicaciones de los comparadores binarios
7.
DETECTORES/GENERADORES DE PARIDAD
7.1. Aplicacin de los detectores/generadores de paridad
3. 4 4.
CODIFICADORES
3.1. Codificador con prioridad
8.
LGICA COMBINACIONAL CON VHDL

8.1. Mtodo ESTRUCTURAL de programacin en VHDL. 8.2. Componentes VHDL 8 3 Aplicacin de herramientas de desarrollo 8.3. software. Tema 3 - 5
MULTIPLEXORES
4.1. Multiplexor de dos canales 4.2. Multiplexor de cuatro canales 4.3. Multiplexor de ocho canales 4.4. Multiplexores mltiples 4.5. Aplicaciones de los multiplexores
1. INTRODUCCIN
1 1 BLOQUES FUNCIONALES INTEGRADOS 1.1.
Los circuitos electrnicos integrados (realizados en una sola pastilla d material de t i l semiconductor) i d t ) se clasifican l ifi en escalas l de d integracin: i t i - SSI (Small Scale Integration g ): n p ) puertas < 10 - MSI (Medium Scale Integration): 10 < n < 100 - LSI (Large Scale Integration) ): 100 < n < 10.000 - VLSI VLSI (Very V L Large S l Integration Scale I t ti ): 10.000< 10 000< n < 100.000 100 000 - ULSI(Ultra Large-Scale Integration): n >100.000
Existen funciones lgicas de aplicacin general que pueden ser realizadas en MSI para ser utilizadas como bloques funcionales para la construccin de sistemas digitales ms complejos. complejos.
Tema 3 - 6
1.2. BLOQUE FUNCIONAL COMBINACIONAL

En la representacin general de un bloque funcional combinacional se distinguen dos tipos de variables de entrada: Variables de entrada operativas: Variables de entrada propiamente dichas. Variables de entrada de control control: : Influyen en la forma en que el circuito acta p o modifican el resultado de las variables de salida. sobre las operativas
VARIABLES DE ENTRADA Variables operativas V i bl d Variables de control t l BLOQUE FUNCIONAL COMBINACIONAL
VARIABLES DE SALIDA
Tema 3 - 7
1.3. SIMBOLOGA NORMALIZADA (ANSI/IEEE 91-1984)

Indicativo de descripcin general
Lneas de t d entrada
Lneas de salida lid
Smbolos asociados a las entradas
Smbolos asociados a las salidas
Indicarn las RELACIONES DE DEPENDENCIA entre las VARIABLES DE CONTROL y las OPERATIVAS, y las VARIABLES DE SALIDA. Normalmente: Tipo de dependencia: indicado mediante una letra (G, V, ) Variables afectadas por relacin: Indicadas mediante NMERO
Tema 3 - 8
RELACIN DE DEPENDENCIA Y [G (AND)]
Representa el producto lgico entre la entrada indicada con la letra G seguida del nmero y las entradas o salidas indicadas con el mismo nmero.
a b c
S & S
a b c x
- Si x = 1
S = S
- Si x = 0, S = 0
Tema 3 - 9
RELACIN DE DEPENDENCIA O [V (OR)]
Representa la suma lgica entre la entrada indicada con la letra V seguida del nmero y las entradas o salidas indicadas con el mismo nmero.
a b c x
S
1
a b c x
- Si x = 0
S = S
- Si x = 1, S = 1
Tema 3 - 10
RELACIN DE INVERSIN [N (Negate)]
Representa la funcin O-exclusiva entre la entrada indicada con la letra N seguida del nmero y las entradas o salidas indicadas con el mismo nmero.
a b c
S =1 S
a b c x
- Si x = 0
S = S
Si est a 1 Niega la variable sobre la que acta

Tema 3 - 11
- Si x = 1, S = S
RELACIN DE DESINHIBICIN [EN (Enable)] Una entrada con EN: Acta sobre las entradas con el nmero inhibiendo su accin si est a nivel cero (EN=0) y desinhibindola si se encuentra a nivel uno (EN=1, f funcionamiento i i t normal). l) Acta sobre las salidas con el nmero de la siguiente forma: Si salidas de tres estados: las coloca en alta impedancia Si salidas normales: acta de forma idntica a la relacin G
Si la entrada EN no lleva ningn nmero asociado acta sobre todas las salidas del bloque.
Tema 3 - 12
En general, cualquier entrada o salida negada indica que la negacin es a posteriori de la relacin de dependencia, es decir, que la relacin de dependencia q p es interna al bloque. q
a b c I
1 EN1
a b c I
1 EN1
- Si I = 0 - Si i I = 1
S inhibida S d desinhibida i hibid
- Si I = 1 - Si I = 0
S 3er estado S d desinhibida i hibid

Tema 3 - 13
RELACIN DE MODO DE OPERACIN [M (Mode)]
Selecciona la operacin que realiza el circuito con las entradas correspondientes
RELACIN DE CONEXIN Z
Indica que existe una conexin entre el terminal indicado con Z y el l terminal t i l .
Tema 3 - 14
1.4. BLOQUES FUNCIONALES COMBINACIONALES
Decodificadores Codificadores M lti l Multiplexores Demultiplexores Comparadores binarios Detectores/generadores de paridad
Tema 3 - 15
2. DECODIFICADOR
Sistema combinacional que genera algunos o todos los productos cannicos de un conjunto p j de entradas.
X/Y 0 1 . . . n-1 1
Tema 3 - 16
. . . . .
2.1. EL DECODIFICADOR BINARIO BSICO

Supongamos que necesitamos determinar cuando aparece el n n binario 1001 en las entradas de un circuito digital.
Se p puede utilizar una p puerta AND como elemento bsico de decodificacin, y ya q que produce una salida a nivel ALTO solo cuando todas las entradas estn a nivel ALTO Debemos asegurar que todas las entradas estn a nivel ALTO cuando se introduce el n 1001
invertir i ti los l dos d bits bit centrales. t l

Si se requiriese una salida a nivel BAJO, se podra utilizar una puerta NAND.
1 & 1
1 & 1
Ecuacin lgica para el decodificador:
Tema 3 - 17
Ejercicio para casa: Determinar la lgica requerida para decodificar el nmero binario 1011 de manera que produzca un nivel ALTO en la salida.
Tema 3 - 18
Ejercicio 1: Se desea detectar la presencia de los cdigos 1010, 1100, 0001 y 1011. Para indicar la presencia de dichos cdigos se requiere una salida a g de decodificacin mnima necesaria nivel ALTO. Desarrollar la lgica que tenga una nica salida que indique cuando cualquiera de estos cdigos se encuentra en las entradas. Para cualquier otro cdigo, la salida ha de ser un nivel BAJO.
Tema 3 - 20
Ejercicio para casa: Si se aplican las formas de onda de entrada a la lgica de decodificacin de la figura, dibujar las formas de onda de salida en funcin de dichas entradas.
1 &
&
&
Tema 3 - 22

Genera los productos cannicos 0 a 9 de cuatro variables binarias
2.2. DECODIFICADOR 1 DE 10 (Decodificador BCD a decimal)
Convierte cada cdigo BCD en uno de los diez posibles dgitos decimales.
_ d _ d _ d _ d _ d _ d _ d _ d _ c _ c _ c _ c _ _ b a = P0 _ b a = P1 _ b a = P2 a = P3 _ a = P4
BCD/DEC a b c d 1 1 0 0 1 2 4 8
P Pesos
0 1 2 3 4 5 6 7 8 9
0 0 0 1 0 0 0 0 0 0
b _ c b _ c b
a = P5 _ c b a = P6 b _ b _ b a = P7 _ a = P8 a = P9
c _ d c _ d c
En general
Ejemplo concreto
Tema 3 - 24
DECODIFICADOR 1 DE 10 (alternativa)
BCD/DEC a b c d 1 1 0 0 1 2 4 8
Pesos
0 1 2 3 4 5 6 7 8 9
1 1 1 0 1 1 1 1 1 1
__ P0 __ P1 __ P2 __ P3 __ P4 __ P5 __ P6 __ P7 __ P8 __ P9
Tema 3 - 25
BCD/DEC a b c d 1 1 0 0 1 2 4 8
0 1 2 3 4 5 6 7 8 9
1 1 1 0 1 1 1 1 1 1
__ P0 __ P1 __ P2 __ P3 __ P4 __ P5 __ P6 __ P7 __ P8 __ P9
Pesos
Tema 3 - 26
Ejercicio 2: El 74HC42 es un CI decodificador BCDDecimal. Su smbolo lgico se muestra en la g Dibujar j las seales de salida si se figura. aplican las seales de entrada de la figura a las entradas del 74HC42.
Tema 3 - 27
Ejercicio 2: El 74HC42 es un CI decodificador BCDDecimal. Su smbolo lgico se muestra en la g Dibujar j las seales de salida si se figura. aplican las seales de entrada de la figura a las entradas del 74HC42.
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
1 0 0 1
0 1 0 1
10
Tema 3 - 28
Solucin:
10
Tema 3 - 29
Ejercicio para casa: Se aplican secuencialmente nmeros BCD al decodificador BCD-decimal de la figura. Dibujar el diagrama de tiempos que muestre cada salida en relacin con el resto de las seales de salida y con las de entrada.
Tema 3 - 30
2.3. DECODIFICADOR 1 DE 16 (Decodificador Binario a Decimal)

(Decodificador Hexadecimal)
Genera los productos cannicos 0 a 15 de cuatro variables binarias _ d _ d _ d _ d _ d _ d _ d _ d d d d d d d d d _ c _ c _ c _ c c c c c _ c _ c _ c _ c c c c c _ b _ b b b _ b _ b b b _ b _ b b b _ b _ b b b _ a a _ a a _ a a _ a a _ a a _ a a _ a a _ a a
BIN/DEC
a b c d
1 2 4 8
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
= = = = = = = = = = = = = = = =
P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 P11 P12 P13 P14 P15

Tema 3 - 32
DECODIFICADOR 1 DE 16 (alternativa)
BIN/DEC
0 0 1 1
Entradas de desinhibicin:
a b c d
1 2 4 8
EN1 EN2
Enable permitir, desinhibir
&
0
EN
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 1 1 1 1 1 1 1 1 1 1 1 1 1
Nota: Integrados Dual in Line (DIL): N patillas: 14, 16, 20, 24 (Vcc, GND)
0 si EN1=0 1 si EN1=1
Tema 3 - 33

Diagrama de pines:
BIN/HEX 0
a b c d EN1 EN2
1 2 4 8
&
EN
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Tema 3 - 34
Ejercicio 3: Una aplicacin requiere decodificar un nmero de 5 bits (A4A3A2A1A0). Utilizar decodificadores 74HC154 para implementar el circuito lgico.
BIN/DEC
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 2 4 8
EN1 EN2
&
EN
Tema 3 - 35
Solucin:
Tema 3 - 37
2.4. DECODIFICADOR 1 DE 4
A0
1
X/Y
0 1 2
Q0 Q1 Q2 Q3
I A1 A0 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1
Q0 Q1 Q2 Q3 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0
A1 I
EN
Tema 3 - 38
2.5. APLICACIONES DE LOS DECODIFICADORES
a) Conversor de cdigo b) Generacin de funciones lgicas

Cada salida de un decodificador se corresponde con un trmino producto podemos utilizar decodificadores para implementar funciones lgicas
c) Demultiplexor
Tema 3 - 39
Generacin de funciones de tres variables _ Sea g = a _ = c _ b _ b _ _ _ c _ + a _ b c + a a + c b a + c _ b _ c _ = b a =
= P0+P3+P4 = P0.P3.P4
BCD/DEC a b c 0 1 2 4 8
0 ... ... 3 4 ... ... ... ... 9
BCD/DEC 0 1 g a b c 0 1 2 4 8
... 3 4 ... ... 9 ...
&
... ...
Tema 3 - 40
Generacin de funciones de cuatro variables _ Sea g = _ a = d _ b _ c _ c _ b _ _ _ _ _ d + _ a b _ c _ d + _ a b c d = _ a + d c b a + d c b a =
= P0+P2+P7 = P0.P2.P7
BIN/HEX a b c d 0 1 2 4 8
& EN
0 1 2 7 ... 15
&
Tema 3 - 41
2.6. DECODIFICADORES EXCITADORES (Drivers)

Los decodificadores excitadores tienen mayor capacidad de entregar/absorber intensidades de corriente y permiten controlar indicadores luminosos.
Visualizadores (Displays) de siete segmentos
Visualizacin de los nmeros decimales con un Display de 7 segmentos:
Tema 3 - 42
Visualizadores (Displays) de siete segmentos realizados con LED
Display de siete segmentos en nodo comn
Display de siete segmentos en ctodo comn
a f g e d c b a b c d e f g
Tema 3 - 43
5V
R: limita la corriente por el l di diodo d
Los interruptores son transistores de salidas en colector abierto. abierto
Tema 3 - 44
2.6.1. DECODIFICADOR BCD/ 7 segmentos
D C B A : Cifra en BCD 5V
A B C D
1 2 4 8
BCD/7SEG a b c d e f g
Al tener salidas activas a nivel BAJO debe utilizarse con displays en nodo comn
Tema 3 - 45
Sistemas combinacionales II: Bloques funcionales integrados RBI: inhibe la visualizacin cuando est a nivel i l 0 si i el l n a visualizar es el cero binario.
LT (Lamp Test) Si LT=0 se encienden todos los segmentos
BCD/7SEG LT
V3 Z9 1/Z10 2/Z11 4/Z12 8/Z13
9 10 11 12 13
a ,3 b ,3 c ,3 3 d ,3 e ,3 3 f ,3 g ,3 &
G, Z14
RBI (Ripple Blanking Input) y BI/RBO (Blanking Input/Ripple Blanking Output) controlan la visualizacin de los ceros en nmeros de varias cifras
RBI A B C D
G, Z14
: Excitador : Colector C l abierto bi

9 10 11 12 13
14
BI/RBO
Tema 3 - 46
BCD/7SEG LT RBI A B C D
V3 Z9 1/Z10 2/Z11 4/Z12 8/Z13
9 10 11 12 13
a ,3 b ,3 c ,3 d ,3 e ,3 f ,3 g ,3 &
G , Z14
14
BI/RBO
Diagrama de pines:
9 10 11 12 13
Salida activa = S (saturacin) Salida inactiva = C (corte)

G, Z14
Cuando el pin BI/RBO se emplea como entrada BI (entrada de borrado): Si est a nivel BAJO, todas las salidas estn d desactivadas ti d ( (segmentos t apagados), d ) ANULANDO EL RESTO DE LAS ENTRADAS
Tema 3 - 47
Visualizador de cuatro dgitos
Ejemplo de cuatro visualizadores 7 segmentos, con inhibicin de la visualizacin de los ceros no significativos mediante di t un d decodificador difi d BCD a 7 segmentos t 74LS47)
El 74LS47 debe utilizarse con displays en nodo comn
Apagado
Apagado
Tema 3 - 48
Nmero 103:
RBI=1 y RBO=1
Nmero 3:
RBI=1 y RBO=1 RBI=0 y RBO=0 RBI=1 RBI=0

Tema 3 - 49
Ejercicio para casa: Un decodificador/excitador de 7 segmentos controla el display de la figura. Si se aplican las formas de onda de entrada que se muestran, determinar la secuencia de dgitos que aparece en el display.
Tema 3 - 50
3. CODIFICADORES
Tema 3 - 52
CODIFICADOR
Sistema combinacional de n salidas y un nmero de entradas menor o igual que 2n Cuando una sola entrada adopta un estado lgico determinado cero o uno, a la salida aparece la combinacin binaria correspondiente al nmero decimal asignado a esa entrada.
a) SIN PRIORIDAD: Codifican cada entrada activa y se superponen a la salida los unos unos de cada entrada Slo se debe activar una entrada a la vez !! b) CON PRIORIDAD: PRIORIDAD Codifican C difi l entrada la t d activa ti de d mayor valor l decimal. d i l
Tema 3 - 53
3.1. Codificador Decimal-BCD

Codificador bsico de 10 lneas a 4 lneas.
Tema 3 - 54
Diagrama lgico bsico de un codificador Decimal - BCD

1
No se necesita una entrada para el dgito 0, ya que las salidas BCD estn todas a nivel BAJO cuando no hay entradas a nivel ALTO
Tema 3 - 55
3.2. Codificador octal-binario con prioridad

Codificador bsico de 8 lneas a 3 lneas.
0 0 0 1 0 1 0 0
0 0 0 1 0 0 0 0
0 1 2 3 4 5 6 7
HPRI / BIN 1 2 4 1 1 0
HPRI : PRI-oridad al ms alto (H-ighest)
1 0 1
Se codifica el nmero 3 Se codifica el nmero 5

Tema 3 - 56
HPRI : PRI-oridad al ms alto (H-ighest)
Tema 3 - 57
4. MULTIPLEXORES
SELECTORES DE CANALES DE ENTRADA
Tema 3 - 58
MULTIPLEXOR (MUX)
SELECTOR DE CANALES DE ENTRADA
Sistema combinacional de 2m variables (canales) de entrada, m entradas de seleccin y una salida.
4.1. Multiplexor de 2 canales

MUX Entradas de datos D0 D1 Salida de datos Q D0 D1 S G1 _ 1 1 Q
Seleccin de datos S
- Si S = 0 Q = D0 - Si S = 1 Q = D1
Tema 3 - 59
4.2. Multiplexor de 4 canales

Dos lneas de seleccin de datos datos, (S) con dos bits se pueden seleccionar cualquiera de las cuatro lneas de entrada de datos
S1 S0 D0 D1 D2 D3 0 0 0 X X X 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 X X X X X X X 0 1 X X X X X X X 0 1 X X X X X X X 0 1
Q 0 1 0 1 0 1 0 1
MUX S0 S1 D0 D1 D2 D3 0 1 0 G 3 Q
0 1 2 3
Seleccin de datos:
S1 S0 0 0 1 1 0 1 0 1
Q D0 D1 D2 D3
Tema 3 - 60
4.2.1. Circuitera Lgica necesaria para implementar la multiplexacin

S1 S0 0 0 1 1 0 1 0 1 Q D0 D1 D2 D3
1
La salida de datos es igual al estado de la entrada seleccionada:

__ __ __ __
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0
&
& 1 &
&
Tema 3 - 61
Ejercicio 4: Se aplican las formas de onda de la figura 1 a la entrada de datos y a la entrada de seleccin del multiplexor de la figura 2. Determinar la seal de salida en relacin a las entradas.
figura 1
figura 2
Tema 3 - 62
Realizacin de un Multiplexor de 4 canales utilizando un decodificador de puertas seguidoras g de tres estados uno entre cuatro y p
sin salida de tercer estado) __ __ __ __ (Multiplexor ( p de 4 canales
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0
D0
1 EN
D1
1 EN
D2
1 EN
S0 S1
X / Y 0 1 1 2 2 3
D3
1 EN
Si EN=0 Salida = SI EN=1 salida = Entrada
Tema 3 - 64
4.2.2. Multiplexor de 4 canales con salida de tercer estado
Si EN=1:
__ __ __ __
D0
1 EN
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0

D1
1 EN
Si EN=0: S 0 Q en e 3er estado

X / Y 0 1 2 EN 3
D2
1 EN
S0 S1
1 2
D3
1 EN
Tema 3 - 65
Multiplexor de 4 canales con salida de tres estados
Ampliacin de capacidad: Multiplexor de 8 canales sin salida de tercer estado realizado con dos multiplexores de 4 canales y tercer estado
S0 S1 0 1 0 1 2 3 & EN Q MUX 0 G 3 D0 D1 D2 D3 MUX
S0 S1 D0 D1 D2 D3 EN1 ___ EN2
0 1 0 1 2 3 &
MUX
0 G 3
1 S2
S0 S1 D4 D5 D6 D7
0 1 0 1 2 3 &
0 G 3
EN
EN 0
Facilitan el conexionado de varios bloques

Tema 3 - 66
4.3. Multiplexor de 8 canales a) ) Sin salida en tercer estado

S0 S1 D0 D1 D2 D3 1 S2 0 1 0 1 2 3 & EN Q MUX 0 G 3 MUX
MUX S0 S1 S2
D0 D1 D2 D3 D4 D5 D6 D7
0 1 2
0 1 2 3 4 5 6 7
0 G 7
S0 S1 D4 D5 D6 D7
0 1 0 1 2 3 &
0 G 3
EN 0
Tema 3 - 67
Multiplexor de 8 canales sin salida de tercer estado realizado con tres multiplexores (Otro ejemplo de ampliacin de capacidad)
S0 S1 D0 D1 D2 D3
0 1 0 1 2 3
0 G 3
MUX
S2
G1 _ 1 1
MUX Q
S0 S1 D4 D5 D6 D7
0 1 0 1 2 3
0 G 3
MUX
Tema 3 - 68
b) Con entrada de inhibicin
Tema 3 - 69
Ejercicio 5: Utilizar multiplexores 74LS151 y cualquier otra lgica necesaria para multiplexar 16 lneas de datos en una nica lnea de salida de datos.
Tema 3 - 70
4.4. Multiplexores mltiples Doble MUX de 4 canales Cudruple MUX de 2 canales
S0 S1
0 0 1 G 3
MUX
I S0
EN G1
MUX
A0 B0 C0 D0
0 1 2 3 EN
Q0
A0 B0 A1 B1
_ 1 1
Q0 Q1 Q2 Q3
A1 B1 C1 D1
Q1
A2 B2 A3 B3
Tema 3 - 72
Cudruple MUX de 2 canales
I S0
EN G1
MUX
A0 B0 A1 B1 A2 B2 A3 B3
_ 1 1
Q0 Q1 Q2 Q3
Tema 3 - 73
4.5. APLICACIONES DE LOS MULTIPLEXORES 4.5.1. Generacin de funciones lgicas combinacionales en forma de suma de productos
El multiplexor puede reemplazar puertas lgicas discretas reduciendo significativamente el nmero de circuitos integrados y permitiendo que los cambios en el diseo sean mucho ms sencillos
Tema 3 - 74
Con un multiplexor de n variables de seleccin se puede generar cualquier funcin de n+1 variables
Ejemplo:
c b a 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
f 0 1 1 0 1 0 1 0
a b c
0 1 1 0 1 0 1 0
MUX 0 1 2
0 1 2 3 4 5 6 7
0 G 7
Tema 3 - 75
Ejercicio para casa 6: Implementar la funcin lgica especificada en la tabla utilizando un multiplexor/selector de datos de 8 entradas 74LS151. Comparar este mtodo con la implementacin discreta con puertas lgicas.
A2 A1 A0
Y 0 1 0 1 0 1 1 0
Tema 3 - 76
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

c b a 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 f 0 1 1 0 1 0 1 0
Las combinaciones de las n variables de menor peso se realizan mediante las variables de seleccin. Cada canal de informacin valor adecuado al producto lgico correspondiente (en funcin f ncin de la variable ariable que q e falta)
ab c 0 1
ab c 0 1
00
01
11
10
MUX
D0
D2
D3
D1
a b c c 1 0 D0 D1 D2 D3
0 1
0 G 3
00 0 1
01 1 1
11 0 0
10 1 0
0 1 2 3
Tema 3 - 78
Ejercicio 7: Implementar la funcin lgica especificada en la tabla utilizando un multiplexor/selector de datos de 8 entradas 74LS151. Comparar este mtodo con la implementacin discreta con puertas lgicas.
A3 A2 A1 A0
Y
0 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1
Tema 3 - 79
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
4.5.2. Eleccin de representacin entre dos nmeros BCD
EN S
EN G1
MUX
BCD/7SEG LT
Q0 Q1 Q2 Q3
A0 B0 A1 B1 A2 B2 A3 B3
_ 1 1
RBI 1 2 4 8
a b c d e f g
a f g e d c b
RBO
S selecciona entre A [3:0] y B [3:0]

Tema 3 - 81
Ejercicio para casa: Si las entradas de seleccin de datos del multiplexor de la figura se secuencian tal y como se muestra en las formas de onda de la figura, determinar la forma de onda de la salida para los datos de entrada D0=0, D1=1, D2=1, D3=0
Tema 3 - 83
Ejercicio para casa: Las formas de onda mostradas en la figura se aplican a las entradas de un multiplexor de ocho entradas 74LS151. Dibujar la seal Y.
Tema 3 - 85
5. DEMULTIPLEXORES o distribuidores de datos
Tema 3 - 87
DEMULTIPLEXOR (DMUX) o distribuidor

Sistema combinacional que posee 1 entrada de informacin (D) (D), m salidas y n entradas de seleccin tal que 2n=m. La informacin presente en D se transmite a la salida seleccionada mediante las n variables de seleccin.
5.1. Demultiplexor de 2 canales

Entrada de dato D Q1 Salidas Q0 S G 0 1
DMUX Q0 0 Q1 1 D
Entrada E t d S de seleccin
- Si S = 0 Q0 = D - Si S = 1 Q1 = D
Tema 3 - 88
5.2. Demultiplexor de 4 canales (de 1 lnea a 4 lneas)

&
& 1 & 1 &
La L lnea l de d entrada t d de d d datos t est t conectada t d at todas d l las puertas t AND Las dos lneas de seleccin de datos activan nicamente una puerta cada vez Los datos que aparecen en la lnea de entrada pasarn a travs de la puerta seleccionada hasta la lnea de salida de datos asociada
Tema 3 - 89
Ejercicio 8: En la figura se muestra una forma de onda de entrada de datos serie y las entradas de seleccin de datos (S0 y S1). Determinar las formas de onda de datos de salida que obtendramos en las salidas D0 hasta D3 para el demultiplexor de la figura.
&
& 1 & 1 &
Tema 3 - 90
5.3. DECODIFICADORES COMO DEMULTIPLEXORES
BCD/DEC 1 2 4 8
0 1 2 3 4 5 6 7 8 9
DMUX
Seleccin de salida
0 1 G 2
0 7
Entrada de informacin
0 1 2 3 4 5 6 7 0 1
Si D=0 Habr un 0 en el canal seleccionado Si D=1 Los 8 canales estarn a 1, independientemente del canal seleccionado El canal que se seleccione tendr la informacin correspondiente a D
Tema 3 - 92
BIN/HEX
1 2 4 8
EN
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
DMUX
Seleccin de salida
0 0 1 G 2 15 3
Entrada de informacin
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Tema 3 - 93
BIN/HEX 0
a b c d EN1 EN2
1 2 4 8
&
EN
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Tema 3 - 94
Ejercicio para casa: Desarrollar el diagrama de tiempos completo (entradas y salidas) de un 74HC154 utilizado en una aplicacin de demultiplexin en el que las entradas son las siguientes: las entradas de seleccin de datos toman, de manera repetitiva y secuencialmente, los valores generados por un contador binario que comienza en 0000 y la entrada de datos es una cadena de datos serie, en BCD, que representan al nmero decimal 2468. El dgito menos significativo (8) es el primero de la secuencia, con el bit menos significativo en primer lugar, y deber aparecer en los cuatro primeros bits de salida.
Tema 3 - 95
6. COMPARADORES BINARIOS
COMPARADOR BINARIO Sistema combinacional que detecta si dos combinaciones binarias de n bits son iguales o cual de ellas es mayor.
Tema 3 - 97
Igualdad
Puerta OR exclusiva: se puede emplear como un COMPARADOR BSICO (su salida es 1 si sus dos bits de entrada son diferentes y cero si son iguales)
Funcionamiento del comparador bsico

=1 =1
=1
=1
Comparador de nmeros binarios de dos bits:

=1 1 & =1 1
Para obtener un n nico res resultado ltado de salida q que e indique la igualdad o desigualdad entre 2 nmeros: SE PUEDEN UTILIZAR DOS OREXCLUSIVAS, DOS INVERSORES Y UNA PUERTA AND (SALIDA 1: NUMEROS IGUALES)
Tema 3 - 98
Ejercicio 9: Aplicar cada uno de los siguientes conjuntos de nmeros binarios a las entradas del comparador de la figura y determinar la salida evaluando los niveles lgicos a travs del circuito. a)10 y 10 b)11 y 10
=1 & =1
=1 & =1
=1 & =1
Tema 3 - 99
Un circuito comparador bsico se puede ampliar para poder tratar cualquier n de bits. La puerta AND establece la condicin de que todos los bits de los dos nmeros que se comparan tienen que ser iguales si los nmeros lo son.
Desigualdad
Adems de disponer de una salida que indica si los 2 nmeros son iguales, muchos CI tienen salidas adicionales que indican cual de los dos nmeros comparados es mayor Salidas A<B, A>B
Ejemplo: comparador de 4 bits con indicacin de desigualdad
Tema 3 - 100
Ejercicio 10: Determinar las salidas A=B, A>B y A<B para los nmeros de entrada mostrados en el comparador de la figura
Tema 3 - 101
Ejercicio para casa Se aplican las formas de onda mostradas en la figura a las entradas del comparador. Determinar la seal de salida (A=B)
Tema 3 - 102
6.1. Comparador binario de 4 bits
0 0 1 0 1 1 0 0 X X X
0 1 2 3 0 1 2 3 < = >
COMP P
Relaci n PQ < = > P<Q P=Q P>Q X X X X X X 1 0 0 0 1 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 1 0 0 1
P<Q P Q P=Q P>Q
0 0 1
P<Q P>Q P=Q P=Q P=Q
Las entradas <, = y > permiten realizar comparaciones binarias de cualquier nmero de bits
Tema 3 - 103
Ejercicio para casa Para el comparador de 4 bits de la figura, dibujar cada forma de onda de salida para las entradas que se muestran. Las salidas son activas a nivel ALTO.
Tema 3 - 104
6.2. Comparador binario de 8 bits (realizado con dos comparadores p de 4 bits ( (74HC85)) ))
A= 00110010 --> > 0011|0010 B= 01000001 --> 0100|0001 (A es 50 y B es 65) 65
A<B (deciden los cuatro bits de mayor peso
A= 00110010 --> > 0011|0010 B= 00110001 --> 0011|0001 (A es 50 y B es 49)
A>B
(deciden los cuatro bits de menor peso, al ser iguales los de mayor peso)
Tema 3 - 105
Nmeros de ocho bits: A (A7-A6-A5-A4-A3-A2-A1-A0) y B (B7-B6-B5-B4-B3-B2-B1-B0)
A0 A1 A2 A3 B0 B1 B2 B3 0 1 0
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q Q P Q P>Q
A4 A5 A6 A7 B4 B5 B6 B7
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q Q Q P>Q
Menor peso
Mayor peso
Tema 3 - 106
Nmeros de ocho bits: A = 00110010 (50) y B = 01000001 (65)
0 1 0 0
1 0 0 0
0 1 0
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q P Q Q P>Q (0) (0) (1)
1 1 0 0
0 0 1 0
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q Q P>Q 1 0 0
M Menor peso
M Mayor peso
Tema 3 - 107
Nmeros de ocho bits: A = 00110010 (50) y B = 00110001 (49) ( )
0 1 0 0
1 0 0 0
0 1 0
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q Q P>Q (0) (0) (1)
1 1 0 0
1 1 0 0
0 1 2 3 0 1 2 3 < = >
COMP P P<Q P=Q Q P>Q 0 0 1
Menor peso
Mayor y peso p
Tema 3 - 108
6.3. APLICACIONES DE LOS COMPARADORES 6.3.1. Seleccin del mayor de dos nmeros L salida La lid es cero si i ambos b nmeros son iguales i l
A0 0 A1 A2 A3 3 B0 B1 B2 2 B3 0 1 0 0 1 2 3 0 1 2 3 < = > COMP P P<Q P=Q Q P>Q A0 B0 A1 B1 A2 B2 A3 B3 _ 1 1 Q0 Q1 Q2 Q3
Tema 3 - 109
EN G1
MUX
7. DETECTORES/GENERADORES DE PARIDAD
Errores de transmisin
En la mayora de los sistemas digitales, la probabilidad de que haya un bit errneo es muy pequea, y la de que haya ms de uno es todava menor. En cualquier caso, cuando no se detecta un error, pueden originarse serios problemas en un sistema digital.
Tema 3 - 110
7.1. Lgica bsica de la paridad

Puerta OR exclusiva: se puede emplear para detectar si un cierto cdigo tiene paridad par o paridad impar.
=1
Cuatro bits:
=1
Dos bits:
=1 =1
N de 1s en las entradas impar salida a 1 N de 1s en las entradas par salida a 0
Tema 3 - 111
DETECTOR/GENERADOR DE PARIDAD
Sistema combinacional que realiza la funcin O-exclusiva de n variables. La salida (PI) vale uno si el nmero de unos aplicado a la entrada es impar y cero en caso contrario.
Tema 3 - 112
Ejercicio para casa Se aplican las formas de onda de la figura al circuito de paridad de cuatro bits. Determinar las seales de salida en funcin de las entradas. Durante cuantos perodos de bit ocurre la paridad par y como se indica? El diagrama de tiempos incluye ocho perodos
=1 =1 =1
Tema 3 - 113
7.2. Detector/Generador de paridad de 9 bits

Tambin se les denomina generadores de paridad porque el conjunto formado por las n entradas y la seal PI contiene siempre un nmero par de unos.
Paridad impar: 2K+1
a b c d e f g h i
2K
PP (Paridad par) PI (Paridad impar)
Tema 3 - 115
Ejercicio para casa Determinar las salidas PI y PP de un generador/comprobador de paridad 74LS280 de 9 bits, para las entradas de la figura.
Tema 3 - 116
APLICACIN DE LOS DETECTORES DE PARIDAD
Deteccin de errores
EMISOR 2K
Bit aadido (bit de paridad)
Conjunto formado por las n entradas y la seal PI contiene siempre un nmero par de unos. RECEPTOR C O 2K (1 = error) PI
PI
Bits originales
Nmero par de unos

Transmisin en paralelo
Tema 3 - 118
8. LGICA COMBINACIONAL CON VHDL

VHDL: mtodo de descripcin de circuitos lgicos que permite programarlos en un PLD. En el tema anterior hemos descrito el MTODO DEL FLUJO DE DATOS para escribir un programa VHDL. Ahora: vamos a utilizar tanto el MTODO DEL FLUJO DE DATOS cdigo VHDL que describe los circuitos lgicos. utilizando
expresiones booleanas, como el MTODO ESTRUCTURAL para desarrollar el
Vamos a presentar y a utilizar el COMPONENTE VHDL para ilustrar las DESCRIPCIONES ESTRUCTURALES. ESTRUCTURALES.
Tambin se abordan algunos aspectos de las herramientas de desarrollo software. software
Tema 3 - 119
8.1. Mtodo ESTRUCTURAL de programacin en VHDL

MTODO ESTRUCTURAL: Permite describir las funciones f nciones lgicas y especificar como se conectan entre s. s COMPONENTE VHDL: Forma de predefinir una funcin lgica para poder emplearla repetidas veces en un mismo programa o en otros programas. Puede utilizarse para describir cualquier circuito, desde una simple puerta lgica a una funcin compleja. SEAL VHDL: Forma de especificar una conexin mediante un cable entre componentes.
Tema 3 - 120
Comparacin simplificada del MTODO ESTRUCTURAL con una implementacin HARDWARE en una tarjeta de circuito impreso. impreso
Las SEALES VHDL se corresponden con las interconexiones de la tarjeta de circuito impreso, impreso y los COMPONENTES VHDL con los circuitos integrados
Tema 3 - 121
8.2. Componentes VHDL

Un componente VHDL describe lgica predefinida que puede almacenarse como una declaracin empaquetada en una biblioteca y puede llamarse tantas veces como sea necesario dentro de un programa.
Se pueden emplear componentes para evitar repetir el mismo cdigo una y otra vez dentro de un programa.
Ejemplo: podemos crear un componente VHDL para una puerta AND y utilizarlo tantas veces como se desee sin tener que escribir un programa para una puerta AND cada vez que lo necesite.
Tema 3 - 122
Los componente VHDL se almacenan en bibliotecas y estn disponibles para su uso cuando se escribe un programa.
Simil: bandeja de CI mientras se est montando un circuito. Cada vez que se necesita un CI se toma de la bandeja j de almacenamiento y se coloca sobre la PCB.
El programa VHDL para cualquier funcin lgica puede ser un componente, componente y puede emplearse cuando sea en un programa ms largo mediante la declaracin del componente. componente
Formato general de la DECLARACIN DE COMPONENTE (component):
Tema 3 - 123
Ejemplo: Supongamos que tenemos DESCRIPCIONES DE FLUJO DE DATOS en VHDL definidas para una puerta AND de 2 entradas con el nombre de entidad AND_gate, y para una puerta OR de 2 entradas con el nombre de entidad OR_gate:
Tema 3 - 124
Supongamos que estamos escribiendo un programa para un circuito lgico que tiene varias puertas AND. En lugar de escribir una y otra vez el programa anterior, podemos utilizar la DECLARACIN DE COMPONENTES para especificar la puerta AND:
La instruccin port de la declaracin del componente debe corresponderse con la instruccin port de la d l declaracin i de d entidad tid d de d la l puerta. t
Tema 3 - 125
a) Utilizacin de componentes en un programa

Para emplear un componente en un programa, hay que escribir una instruccin de instanciacin de componente por cada instancia en la que se utilice el componente.
INSTANCIACIN S C C DE CO COMPONENTE: O Solicitud So c tud o llamada a ada a al componente que se va a utilizar en el programa principal.
Tema 3 - 126
Ejemplo: Circuito con 2 puertas AND y 1 OR. El programa VHDL para este circuito tendr dos componentes y tres instanciaciones o llamadas a componentes.
Tema 3 - 127
b) Seales
En VHDL, , seales hilos q que interconectan los componentes. p
Seales etiquetadas como OUT1 Y OUT2.
Las L seales l son conexiones i i t internas d l circuito del i it lgico l i , y se tratan t t de d forma diferente que las entradas y las salidas: Las entradas y salidas se declaran en la entidad (instruccin port) L seales Las l se declaran d l d t de dentro d la l arquitectura it t (i t (instruccin i signal )
Tema 3 - 128
c) El programa
El p programa g para el circuito de la figura p g comienza con la siguiente declaracin de entidad:
La declaracin de arquitectura contiene: a. Las declaraciones de componentes para las puertas AND y OR. b. Las definiciones de las seales. c. Las instanciaciones de los componentes.
Tema 3 - 129
Tema 3 - 130
d) Instancias de los componentes
Para cada instancia, se define un identificador (G1, G2 , G3) A continuacin contin acin se especifica el nombre del componente. componente La instruccin
port map
establece todas las conexiones de la funcin
lgica utilizando el operador => >

Ejemplo:
La entrada A de la puerta AND G1 se conecta a la entrada IN1 La entrada B de la puerta AND G1 se conecta a la entrada IN2 La salida X de la puerta AND G1 se conecta a la seal OUT1
Tema 3 - 131
Las tres instrucciones de instanciacin describen completamente el circuito lgico:
Tema 3 - 132
Nota: Hemos empleado un circuito muy simple para explicar el concepto d MTODO ESTRUCTURAL, de ESTRUCTURAL aunque el l mtodo t d de d FLUJO DE DATOS utilizando expresiones booleanas hubiera sido ms fcil, y probablemente la mejor forma de describir este circuito concreto. concreto
Tema 3 - 133
8.3. Aplicacin de herramientas de desarrollo software

Debe utilizarse un paquete de desarrollo software para implementar un diseo HDL en un dispositivo dispositivo objetivo objetivo. Una vez descrita la lgica mediante un lenguaje HDL e introducido mediante una herramienta software f denominada EDITOR O DE CDIGO (o EDITOR DE TEXTO), puede probarse por SIMULACIN con el l fin fi de d verificar ifi que funciona f i correctamente t t antes de programar realmente el dispositivo objetivo.
Ejemplo de Herramienta de Desarrollo Software: Xilinx (Herramienta utilizada en el laboratorio SED 2 curso)
ISI 6
Tema 3 - 134
Herramientas de Desarrollo Software tpicas:
1. Permiten introducir el cdigo VHDL en un EDITOR u O DE TEXTO especfico.
2. COMPILADOR
Toma el cdigo VHDL y lo convierte en un archivo q que p puede descargarse en el dispositivo objetivo.
3. Una vez compilado, se puede crear una SIMULACIN PARA PROBARLO 4. Las formas de onda de entrada se especifican mediante un EDITOR DE FORMAS DE ONDA. L Las f formas d onda de d de d salida lid se generan mediante una simulacin del cdigo VHDL.
Tema 3 - 135
Tema 3 - 136
Nota: En la creacin de cualquier sistema digital deben tenerse en cuenta diversas caractersticas de funcionamiento de los circuitos l i lgicos. Ejemplo: Retardo de propagacin, que determina la velocidad o frecuencia a la que el circuito lgico puede funcionar. para simular Puede utilizarse una SIMULACIN DE TEMPORIZACIN p el retardo de propagacin a travs del diseo lgico en el dispositivo objetivo.
Tema 3 - 137

Tema 3 - Sistemas Combinacionales II

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Sistemas combinacionales II: Bloques funcionales integrados

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Sistemas combinacionales II: Bloques funcionales integrados

SISTEMAS COMBINACIONALES II: Bloques funcionales

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Sistemas combinacionales II: Bloques funcionales integrados

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Sistemas combinacionales II: Bloques funcionales integrados

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Sistemas combinacionales II: Bloques funcionales integrados

LGICA COMBINACIONAL CON VHDL

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Sistemas combinacionales II: Bloques funcionales integrados

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Sistemas combinacionales II: Bloques funcionales integrados

1.2. BLOQUE FUNCIONAL COMBINACIONAL

VARIABLES DE ENTRADA Variables operativas V i bl d Variables de control t l BLOQUE FUNCIONAL COMBINACIONAL

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Sistemas combinacionales II: Bloques funcionales integrados

1.3. SIMBOLOGA NORMALIZADA (ANSI/IEEE 91-1984)

Lneas de salida lid

Smbolos asociados a las entradas

Smbolos asociados a las salidas

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Sistemas combinacionales II: Bloques funcionales integrados

RELACIN DE DEPENDENCIA Y [G (AND)]

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Sistemas combinacionales II: Bloques funcionales integrados

RELACIN DE DEPENDENCIA O [V (OR)]

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Sistemas combinacionales II: Bloques funcionales integrados

RELACIN DE INVERSIN [N (Negate)]

Si est a 1 Niega la variable sobre la que acta

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Sistemas combinacionales II: Bloques funcionales integrados

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Sistemas combinacionales II: Bloques funcionales integrados

S inhibida S d desinhibida i hibid

S 3er estado S d desinhibida i hibid

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Sistemas combinacionales II: Bloques funcionales integrados

RELACIN DE MODO DE OPERACIN [M (Mode)]

Selecciona la operacin que realiza el circuito con las entradas correspondientes

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Sistemas combinacionales II: Bloques funcionales integrados

1.4. BLOQUES FUNCIONALES COMBINACIONALES

Decodificadores Codificadores M lti l Multiplexores Demultiplexores Comparadores binarios Detectores/generadores de paridad

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2.1. EL DECODIFICADOR BINARIO BSICO

invertir i ti los l dos d bits bit centrales. t l

Ecuacin lgica para el decodificador:

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