La Gama Alta de Los PIC (18F452)

MICROCONTROLADORES GAMA ALTA Y ARQUITECTURAS MIXTAS
Departamento de Electrnica Instrumentacin y Cont ol Control.

Profesor: Ing. Ing Vladimir Trujillo Arias.
V L A D I M I R T R U J I L L O A R I A S
Contenido.
CAPITULO 1. Introduccin
Evolucin de los sistemas digitales Estado del Arte Tendencias Conceptos generales de procesadores
Qu Qu Q Qu Qu es es es es un un n un un
Terminologa utilizada en la arquitectura de procesadores
microprocesador microcontrolador mic ocont olado DSP Dispositivo Lgico Configurable
Contenido.
CAPITULO 2. Conceptos Bsicos de Microcontroladores Gama Alta
Familias de Microcontroladores de Altas prestaciones Arquitecturas de Microcontroladores de Gama Alta
Contenido.
CAPITULO 3. Microcontroladores PIC de Gama Alta. Familia 18
Arquitectura Capacidades de computo Memoria Perifricos especiales Mdulos HW Set de inst cciones instrucciones
CAPITULO 4. Herramientas de programacin y simulacin

Lenguaje Ensamblador Compiladores C S u ado es ( Simuladores (MPLAB y PROTEUS) O US)
Contenido.
CAPITULO 5. Arquitecturas Mixtas
Introduccin Sistemas Multiprocesadores Arquitecturas Electrnicas Paralelas Procesadores en Sistemas d P d Si t de Telecomunicaciones y Sistemas Industriales I d ti l
CAPITULO 6. Proyecto Final. y
Evolucin de los Sistemas Digitales g

La aparicin del transistor, condujo a su uso como conmutador (lgica binaria). Aparicin de tcnicas de integracin electrnica (Microelectrnica), primeros circuitos integrados Digitales. i it i t d Di it l Circuitos Integrados Monolticos g

Clasificacin:
Segn la forma en que se realizan fsicamente:
Segn el semiconductor: Silicio, Arseniuro de Galio, Silicio Germanio , Segn el Transistor: Bipolares, CMOS, BICMOS Segn el nmero de transistores: SSI, MSI, LSI, g , , , VLSI, ULSI y GLSI.

Clasificacin:
Segn la forma en que se realiza el diseo visto por el desarrollador: p
Los Circuitos Integrados Digitales Monolticos ( (CIDM) Normalizados ) Los Circuitos Integrados Digitales Monolticos (CIDM) especificados por el usuario.

Segn el nmero de transistores:
Nivel de Integracin
Pequea escala de integracin SSI Mediana escala de integracin MSI Gran escala de integracin LSI Muy Gran escala de integracin VLSI Ultra Gran escala de integracin ULSI Giga Gran escala de integracin GLSI
# de Transistores 10 a 100 100 a 1000 1000 a 10000 10K a 100K 100K a 1M >1.000.000
# de Ao compuertas 1 a 10 10 a 100 100 a 1000 1K a 10K 10K a 100K >100.000
1960 1965 1970 1978 1985 1995

Circuitos Integrados Digitales Monolticos (CIDM) Normalizados M l i N li d
CIDM normalizados de funcin fija. Los cuales poseen una arquitectura predefinida y su comportamiento no se puede alterar. (Contadores, sumadores, etc.) (C t d d t ) CIDM normalizados Programables.
Programables de Arquitectura Fija. bl d Programables de Arquitectura Configurable.

CIDM normalizados Programables de Arquitectura Fija. Fija Caracterizados por poseer un Hardware en el Hardware, que las conexiones entre los elementos que lo componen, no pueden ser modificadas. Pueden ser C bi Combinacionales o secuenciales. i l i l Los combinacionales se definen mediante una tabla de verdad que rige su comportamiento, comportamiento como el caso de las memorias de acceso aleatorio. Los secuenciales poseen una CPU, que sigue un p ,q g programa almacenado en memoria.(Aqu se Hallan los Microprocesadores y Microcontroladores)

CIDM normalizados Programables de Arquitectura Configurable. La caracterstica principal de estos dispositivos es la de modificar su funcin o comportamiento, utilizando una parte de los elementos que los componen y/o cambiando la interconexin entre ellos. Poseen un elevado contenido de elementos lgicos en su interior interior. Utilizados especialmente en el diseo de sistemas electrnicos digitales complejos, en aplicaciones de d paralelismo o en aquellos casos en que los l li ll l dispositivos existentes no son los adecuados. FPGA s, PLD s FPGAs, PLDs

Los Circuitos Integrados Digitales Monolticos (CIDM) especificados por el usuario. Estos f dispositivos se fabrican por peticin de un usuario y en grandes cantidades, d d d especialmente para produccin en serie. Requieren de potentes herramientas de desarrollo electrnico con el fin de ser diseados por el que los requiere.
Estado del Arte y Tendencias

Las empresas lderes a nivel mundial, en sistemas embebidos de uso general son: INTEL (Microprocesadores) TEXAS (Microcontroladores y DSP) ALTERA (PLD S, FPGA S DSP S) (PLDS FPGAS DSPS) XILINX (PLDS, FPGAS DSPS) MICROCHIP ( C OC (Microprocesadores) d )

INTEL. A nivel de Procesadores producen dispositivos para: Computadores de escritorio
Intel Pentium 4 Extreme Edition Intel Pentium 4 Intel Celeron

Procesadores para computador de escritorio
Pentium 4 XE
Hyper-Threading yp g Dos niveles de Cach hasta de 2MB Hasta 3 7 Gh d reloj H 3.7 Ghz de l j Bus Frontal de 1066 MHz Tecnologa de procesador de 90 nm
Pentium 4
Hyper-Threading yp g Un nivel de cach de hasta 2 MB Hasta 3 6 Gh d reloj H 3.6 Ghz de l j Bus Frontal de 800 MHz Tecnologa de procesador de 90 nm
Celeron
No Hyper-Threading yp g Un nivel de cach de hasta 256 K Hasta 2 8 Gh d reloj H 2.8 Ghz de l j Bus Frontal de 400 MHz Tecnologa de procesador de 130 nm

Computadores Porttiles
Intel Pentium M Mobile Intel Pentium 4 Intel Celeron M Mobile Intel Celeron
Servidores
Intel Itanium 2 Intel Xeon Processor Intel Pentium 4 processor

Procesadores para computadores porttiles.
Procesador Intel Pentium M
Tecnologa de l d procesador de 90 nm Un i l d C h h t U nivel de Cach hasta de 2MB Velocidad de 2.13 GHz con velocidad para ultra bajo consumo de 1.2 Ghz Gh Bus Frontal de 533 MHz
Intel Pentium 4 mobile
Intel Celeron M Processor
Mobile Intel Celeron Processor

Tecnologa de l d procesador de 130 nm Un i l d C h U nivel de Cach hasta de 256kB Velocidad hasta 2.5 25 GHz velocidad para ultra bajo consumo de 800 Mhz Bus Frontal de 400 MHz
Tecnologa de Tecnologa de l d l d procesador procesador de 90 de 90 nm nm Un i l d U nivel de Cach hasta de 1MB Velocidad hasta 3.46 GHz Un i l d C h U nivel de Cach hasta de 1MB Velocidad hasta 1.5 15 GHz velocidad para ultra bajo consumo de 1 Ghz Bus Frontal de 400 MHz
Bus Frontal de 533 MHz

Procesadores para servidores.
Intel Pentium 4 con tecnologa HyperThreading
Tecnologa de procesador de 90 nm Un nivel de Cach hasta de 2MB Velocidad hasta 3.46 GHz Bus Frontal de 800 MHz
Intel Itanium 2 Permite Intel Xeon Permite trabajo multiprocesador trabajo multiprocesador o procesador dual o procesador dual
Tecnologa de procesador de 90 nm Tecnologa de procesador de 90 nm
Tres niveles de Cach 32k, Tres niveles de Cach ??k, 256k y hasta de 9MB en el 1M y hasta de 8MB en el nivel 3 nivel 3 Velocidad hasta 1.6 GHz Bus Frontal de 400 MHz con 128 bits de ancho y BW de I/O de 6.4 Ghz Velocidad hasta 3.66 GHz Bus Frontal de 677 MHz con 128 bits de ancho y BW de I/O de 14 Ghz

Procesadores para equipos de red.
Intel IXP4XX que son procesadores utilizados para dispositivos de comunicaciones, como enrutadores, gateways, Control industrial en tado es gate a s Cont ol ind st ial y aplicaciones de automatizacin, telemetra e instrumentacin, instrumentacin lectores RDIF RDIF.
Procesadores para equipos Inalmbricas

Intel PCA Diseado funcionar en equipos de PCA. comunicaciones mviles, como PDA, celulares y equipos similares.

Microcontroladores Texas Instruments Familia MSP430 Poseen un manejo de potencia muy bajo, con una CPU de tipo RISC de 16 bits Poseen una serie de perifricos analgicos y digitales, para mediciones precisas.. Incluyen ADCs, DACs, amplificadores operacionales, comparadores, drivers LCD y sistemas supervisorios de nivel de voltaje. voltaje Ultra-bajo consumo de potencia.

Microcontroladores Texas Instruments Familia TMS470 Poseen una CPU tipo RISC de 32-bits RISC Manejan velocidades de reloj por encima de los 60 MHz La memoria de programa puede alcanzar hasta 1MB Posee alta integracin co u a g a variedad de osee a ta teg ac con una gran a edad perifricos. Ampliamente utilizado en aplicaciones de: - Industria automotriz - Sistemas Industriales - Aplicaciones generales de sistemas embebidos

Procesadores Digitales de seales
DSP d Alt rendimiento TMS320C6000 de Alto di i t
Con velocidades por encima de 1 GHz. Los TMS320C64x y los TMS320C62x p poseen ALUs que trabajan con q j punto fijo Los TMS320C67x manejan punto flotante Utilizados en aplicaciones donde se manejen seales de gran ancho de banda. ptimos para aplicaciones de digitalizacin de audio e imgenes Rendimiento del orden de 1200 a 8000 MIPS para punto fijo y de 600 a 1350 MFLOPS (Millones de operaciones de coma flotante por segundo) para punto flotante

DSP TMS320C5000 Alta eficiencia de energa. Estos DSPs son optimizados para elaborar equipos porttiles de uso personal. Como reproductores l C d t personales de audio, receptores GPS, equipos mdicos porttiles, telefona , g celular, y cmaras digitales.

DSP TMS320C2000 Optimizado para Control. Optimizados para trabajo en tcnicas de control digital.

PLD (Programable Logic Device) MAX II (CPLD)
Bajo consumo de energa, alta densidad Utiliza memoria FLASH Soporta voltajes de 1 8-V 2.5 V & 3.3 V 1.8 V, 2 5-V 3 3-V
MAX
Bajo B j consumo y densidad moderada. d id d d d Soporta voltajes de 2.5-V, 3.3-V o 5.0-V

FPGA (Field Programable Gate Array) CICLONE II
Soporta Nios II embedded processor Multiplicadores digitales 18x18 para DSP s Embebidos DSPs Amplio portafolio de IP.
CICLONE
Soporta Nios II embedded processor Amplio portafolio de IP.
STRATIX II (Alta Densidad)

Soporta Nios II embedded processor Interfaces de I/O de alta velocidad Amplio portafolio de IP.

STRATIX (Alta Densidad)
Soporta Nios II embedded processor Bloques para DSP Interfaces de I/O de alta velocidad Amplio portafolio de IP.
STRATIX GX (Alta Densidad)
Todas las caractersticas de los otros STRATIX Transceptores de 3.125-Gbps Amplio portafolio de IP

SPARTAN 3 E (FPGA)
Posee alrededor de 1.2 millones de compuertas Tecnologa de 90nm
VIRTEX 4 (FPGA) ( ) COOL RUNNER (CPLD)

Soporta voltajes de 1 5 a 3 3V en sus 1.5 3.3V sistemas I/O

IP CORE Herramientas de desarrollo para diseo de controladores Y procesadores de controladores. diversos tipos que corren sobre sus plataformas h d l t f hardware. Processor Central.

Microcontroladores de Gama Media de la familia 16FXXX Microcontroladores de Gama Alta de la familia 18FXXXX Procesadores digitales de Seales 30FXXX
Conceptos Generales de procesadores

EL MICROPROCESADOR.
Definicin: Es el dispositivo encargado de realizar clculos

aritmticos y lgicos y que temporiza y controla las operaciones de los dems l d l d elementos d un sistema. t de i t
Partes: - U id d de control. Unidad d t l

- Unidad Aritmtico-lgica (ALU). - Registros: - Contador de programa. programa - Registros generales. - Registro de estado. - Stack.

Reloj de funcionamiento:
- Ciclo de reloj: se a de reloj a la e t ada de p ocesado Cco e oj seal e oj a entrada del procesador. - Ciclo de mquina: periodo de ejecucin de una operacin completa del procesador. - Ci l de instruccin: periodo que se requiere para Ciclo d i t i i d i ejecutar una determinada instruccin.

MICROCONTROLADOR Un microcontrolador es un circuito integrado de alta escala de integracin que incorpora la mayor parte de los elementos que conforman un l t f controlador.

Caractersticas: Este circuito integrado programable contiene todos los componentes de un computador . No alcanzan el nivel de procesamiento de p ejemplo, un 8086, p por j p , , aunque poseen la ventaja de poder trabajar sin memoria externa . El microcontrolador es un computador dedicado. En su memoria slo reside un programa d ti d a gobernar una aplicacin l id destinado b li i determinada, una vez programado y configurado el microcontrolador solamente sirve para gobernar dicha tarea. Es un computador completo, aunque de limitadas prestaciones completo prestaciones, que est contenido en el chip de un circuito integrado y se destina a gobernar una sola tarea.
DSP Definicin
Estrictamente hablando, el trmino DSP se aplica a cualquier chip que trabaje con seales representadas de forma digital. Un Procesador Digital de Seales es un tipo de microprocesador o microcontrolador, increblemente rpido y poderoso para operaciones repetitivas en las que se realicen un gran nmero de sumas y multiplicaciones.
Que hace a un DSP un DSP?

Capacidad de realizar operaciones de multiplicacin y acumulacin (MACs) en slo un ciclo de reloj. Manejo de aplicaciones en tiempo real Arquitectura que soporte un flujo de datos a alta velocidad hacia y desde la unidad de clculo y memoria.
Que hace a un DSP un DSP?

Unidades DMA (Direct Memory Acess) Generadores de direcciones (DAGs) Mecanismo efectivo de saltos para ejecucin de loops Alta velocidad de procesamiento de operaciones aritmticas
Diferencias entre Microcontrolador y DSP

Estructura de memoria que poseen. Cantidad de unidades de ejecucin que poseen, (operaciones en paralelo). El DSP tiene caractersticas diseadas para soportar tareas de altas prestaciones, repetitivas y numricamente intensas. Microprocesadores de propsito general y microcontroladores no estn especializados para ninguna aplicacin en especial. especial
Requerimientos HW y Operaciones Comunes

Los DSPs tienen en comn ciertas caractersticas como:
Capacidad aritmtica especializada de alta velocidad Buena capacidad de transferencia de datos hacia el mundo real. Acceso a mltiples arquitecturas de A lti l it t d memoria.

Las operaciones tpicas en los DSPs son:
Sumas Multiplicacin Retardos R t d Manejo de matrices y arreglos de datos.

La suma y Multiplicacin. Requiere el uso de:
Dos operandos Alto rendimiento. Almacenamiento del resultado. Al i t d l lt d

Manejo de Arreglos
Bsqueda de valores de lugares consecutivos de B d d l d l i d memoria Copia de datos de memoria a memoria Multiplicacin y suma en paralelo. Acceso mltiple a memoria Registros temporales Eficiente generacin de direcciones. g Caractersticas especiales como retardos o direccionamiento cclico
Arquitectura Von Newman
Arquitectura Hardvard
Arquitectura Harvard Extendida o S A i H dE did Super Harvard ARChitecture (SHARC). Esta arquitectura incluye una memoria de d cach (Reserva), la cual es utilizada h (R ) l l ili d para almacenar instrucciones y datos que sern reutilizadas por la CPU, l d l liberando as los dos buses de la arquitectura Hardvard y permitindoles ser utilizados en la bsqueda y almacenamiento de datos, mientras se j ejecutan las instrucciones en cach
Arquitectura Harvard Extendida o S A i H dE did Super Harvard ARChitecture (SHARC).
Arquitectura Von Newman Modificada.

La arquitectura Von Neuman modificada, permite mltiple acceso a memoria por instruccin instruccin, valindose de un truco simple que consiste en hacer el reloj de acceso a memoria ms rpido que el de instrucciones. i i Por ejemplo el DSP32C de Lucent con reloj de 80Mhz, tiene un ciclo de instruccin compuesto por cuatro estados de mquina. Mientras que el acceso a memoria de este DSP es posible realizarlo cada estado de mquina siendo posible entonces realizar d d i i d ibl li cuatro accesos a memoria por cada ejecucin de instruccin
CPU
CISC Aprox. 80 instrucciones Arquitectura Von Neuman RISC Aprox. 30 instrucciones. Aprox instrucciones Arquitectura Hardvard SISC Diseos especficos (Controladores p ) Empotrados o embebidos)
Segmentacin
Ortogonalidad
La ortogonalidad de las instrucciones hace posible ejecutar cualquier operacin, sobre cualquier registro, utilizando cualquier modo de direccionamiento. direccionamiento
Memoria
RAM. Los datos que manejan los programas varan continuamente, y esto exige que la memoria utilizada para ello debe ser de lectura y escritura. ROM. En este tipo de memoria el programa se graba en el chip durante el proceso de fabricacin mediante el uso de mscaras. Se aconseja este tipo de memoria cuando se precisan series muy grandes, con el fin de disminuir costos de fabricacin fabricacin. OTP. Este modelo de memoria solo puede grabarse una vez por parte del usuario, utilizando el mismo procedimiento que con la memoria EPROM di i l i EPROM. Posteriormente no se puede borrar. Su bajo precio y la sencillez de la grabacin aconsejan este tipo de g j p memoria para prototipos finales y series de produccin cortas.
Memoria
EPROM. La grabacin de esta memoria se realiza mediante un dispositivo fsico gobernado desde un computador personal. En la superficie de la cpsula del microcontrolador existe una ventana de cristal por la que se puede someter el chip a rayos ultravioletas para producir su borrado y emplearla nuevamente nuevamente. EEPROM. La grabacin es similar a las memorias OTP y EPROM, pero el borrado se hace elctricamente. Puede puede ser programada y borrada muchas veces FLASH. Se trata de una memoria no voltil, de bajo consumo, que se puede escribir y borrar en circuito al igual que las EEPROM pero suelen disponer de mayor capacidad EEPROM, que ests ultimas. El borrado slo es posible con bloques completos y no se puede realizar sobre posiciones concretas. Son muy recomendables en aplicaciones en las y p que sea necesario modificar el programa a lo largo de la vida del producto
La Gama Alta de los PIC (18F452)
Caractersticas Generales
Cdigo compatible con la familia 16 y 17 de los PIC Reloj que puede trabajar por encima de 10 MIPs.
Uso d cristal de 40 Mhz. de ld h Cristales de 4 Mhz a 10 Mhz utilizando un multiplicador de frecuencia PLL.
Instrucciones de 16 bits con bus de datos de 8 bits.
Prioridad de interrupciones Multiplicador hardware de 8 x 8 que funciona en un solo ciclo de mquina. mquina Tres pines para manejo de interrupciones externas. Manejo de niveles de corriente de 25 mA. en modo fuente y sumidero
Timer 1 de 16 bits, Timer 2 de 8 bits. Timer 3, (no lo posee la gama media), de 16 bits (65535 conteos) conteos). Dos mdulos de Captura/Comparacin/PWM. Mdulo de comunicacin serial con soporte para RS-485 y RS-232
Oscilador.
Se poseen 3 bits (FOSC2, (FOSC2 FOSC1 y FOSC0) para la configuracin del tipo de oscilador a utilizar. LP Cristal de baja potencia. XT Cristal resonador de cuarzo HS Cristal resonador de alta velocidad (por encima de 8 Mhz.) HS + PLL Cristal de alta velocidad con PLL habilitado. RC Oscilador RC externo. RCIO Resistor externo y capacitor con pin I/O habilitado. EC Reloj externo. ECIO Reloj externo con pin I/O habilitado
Oscilador en modo HS, XT, LP
Una capacitancia elevada, p incrementa la estabilidad del oscilador, pero tambin incrementa los tiempos de inicio del oscilador interno.
Oscilador en modo RC
Con el Oscilador en modo, , RC, FREC/4 esta disponible en el pin OSC2. Si FREC/4 no se necesita, se C/ i recomienda utilizar el modo RCIO, RCIO para ahorrar corriente. , g El modo RCIO, es igual al modo RC, con la diferencia de que el pin OSC2 se comporta como un pin de t i d I/O normal (RA6).
Oscilador Externo.
Cuando se utiliza el oscilador externo, se puede utilizar el , p modo EC, el cual se tiene FREC/4 por el pin OSC2. Tambin se puede tomar el modo ECIO, para ahorro de corriente, el cual OSC2 queda como un pin de propsito i l l d i d i general (RA6)
PLL
PLL
El PLL se utiliza solo cuando el oscilador se ha configurado en modo HS. f Si la programacin del cristal se ha realizado en otro modo, el PLL no se habilita y la fuente de reloj directa proviene de OSC1. Existe un timer que bloquea el PLL, hasta que no se halla logrado por parte de l el enganche al cudruplo de la frecuencia de entrada. entrada
Cambio de Fuente de Reloj.

Los PIC 18Fxx2 permiten cambiar el uso del oscilador de alta velocidad, por uno de baja velocidad (como el oscilador de 32Khz de timer1) esa seleccin se hace en el BIT ) l h l OSCSEN del registro de configuracin. El BIT OSCSEN se selecciona antes de programar el PIC, para que se pueda producir el cambio de oscilador.
Registro OSCON
BIT 7 a 1 No utilizados BIT 0 SCS S SCS: System Cl k Switch bit Clock S i h bi

Cuando el BIT OSCSEN este en 0 y T1OSCEN este en 1:
1 = Utilice el oscilador del timer 1. 1 0 = Utilice el oscilador primario.
Si el oscilador del Timer1 no esta habilitado, cualquier escritura , q en el BIT SCS es ignorada y se utiliza el oscilador principal
Diagramas de Tiempo de Transiciones
El contador de programa, se incrementa cuando ocurre la octava transicin de estabilizacin del Timer 1
Para la transicin entre el oscilador de timer1 y OSC1, existe un tiempo de estabilizacin de 1024 ciclos de osc1, antes de comenzar a contar los 8 periodos de sincronizacin de reloj, reloj despus de lo cual el reloj del micro funciona con OSC1.

Cuando la transicin de oscilador es entre el timer1 y OSC1, existe un l i 1 OSC1 i tiempo de estabilizacin de 1024 ciclos de d osc1 y luego un tiempo necesario l para que el PLL enganche la frecuencia de reloj de OSC1, antes de comenzar a contar los 8 periodos de sincronizacin de reloj, despus de lo cual el reloj del micro comienza a funcionar con OSC1.
Retardos Considerados al iniciar el microcontrolador.

Al iniciar el procesador se definen 3 retardos.
El primero es dado por el PWRT el cual provee un retardo promedio de 72 ms. para la estabilizacin de la circuitera interna. ci c ite a inte na El segundo temporizador es el OST (Oscillator Start-up Start up Timer) que espera a que el oscilador utilizado se estabilice.
La secuencia de retardo es PWR ms OST OST.

Al utilizar el PLL, aparece un tercer retardo (TPLL ) utilizado para esperar que el PLL enganche la frecuencia de entrada (2 ms tpico).
retardo=PWRT+OST+TPLL
Fuentes de Reset
La familia PIC18FXXX Posee los siguientes tipos de reset:
Power-on Reset (POR) MCLR Reset Durante el funcionamiento normal MCLR Reset Durante el modo SLEEP WDT Reset durante operacin normal Programmable Brown-out Reset (BOR) Instruccin de RESET. Reset debido al llenado del Stack. Reset debido al vaciado del Stack.
Organizacin de la memoria
El PIC18FXX2 posee un contador de programa de 21 bits que permite ubicar una capacidad de memoria de 2Mega Palabras Las L posiciones de memoria mas all de i i d i ll d la memoria fsica construida se leen como 0.
El PIC18F452 posee 32 K Bytes de memoria FLASH de programa, agrupados de a 2 Bytes, con el fin de contener instrucciones complejas. Por lo t t P l tanto este di t dispositivo puede iti d almacenar 16mil instrucciones simples. El vector de RESET se halla en la direccin 0000h y el de interrupciones en las posiciones 0008h y 0018h.
Hay un stack de 31 niveles, lo que permite tener 31 posibles sub rutinas anidadas. Existen E isten dos vectores de ecto es interrupciones, para manejo de interrupciones de alta y baja prioridad. 32K de memoria en pasos de 2 en dos para un total de 16K de dos, palabras. De 7FFF en adelante no existe memoria implementada fsicamente y se i l t d f i t lee como 0.
Organizacin de la memoria (Pila) g

El Stack de los PIC18FXX2 posee 31 palabras de 21 bits, direccionadas por un apuntador de Stack de 5 bits. Cada vez que se produce una interrupcin o un llamada a subrutina, el apuntador del Pila se incrementa en 1 y el valor del contador de programa es almacenado en una de las palabras de 21 bits.

Cuando ocurre una instruccin de tipo return, retfie o retlw el dato almacenado en la f posicin actual que indica el apuntador de programa, es cargado al contador de d l d d programa y el apuntador de la Pila se disminuye en 1. d El apuntador de programa se puede leer y escribir y la direccin ubicada en el inicio de la Pila puede ser leda y escrita a travs de los registros SFR.
Registro STKPTR
BIT 7 STKOVF: Bandera de Pila llena BIT 6 STKUNF: Bandera de pila vaca. BIT 5 Sin implementar: Ledo como '0' BIT 4 0 SP4 SP0 Bit d direccin de la 4-0 SP4:SP0: Bits de di i d l pila
1 = Ocurri un vaciado de la pila. p 0 = No ha ocurrido un vaciado de la pila. 1 = Pila llena o rebosada. 0 = Pila sin llenar

La cabecera de la Pila puede ser leda y escrita, escrita a travs de los registros TOSU TOSH TOSU, y TOSL, que mantienen el contenido apuntado por el registro STKPTR. Despus de un call, rcall o una interrupcin, este valor puede ser modificado por SW y cuando se genere el retorno de la subrutina subrutina, se puede dirigir su regreso a un lugar diferente definido por el usuario. Solo se debe tener en cuenta deshabilitar las interrupciones globales.

El registro STKPTR es el apuntador g p de la Pila. El BIT STKFUL indica el llenado de i di l ll d d la pila y el BIT STKUNF el vaciado p de la pila. Cuando se produce un RESET, el C d d S l valor del apuntador de la pila es 0.

Despus de que el contador de programa es almacenado en la pila 31 veces, sin extraer ningn valor, el BIT STKFUL se coloca en 1. El BIT STKFUL 1 es borrado por SW o por un POR. (BIT STVREN en 1) Cuando se almacena una direccin en la posicin 31 la pila se desborda, se reinicia el microprocesador, el BIT STKFUL se coloca en 1 y se mantiene as, tambin , el apuntador de la pila se coloca en 0.

(BIT STVREN en 0) cuando se desborda l il l d b d la pila el BIT STKFUL se pone en 1, cualquier dato adicional a escribirse en la pila, no ibi l il sobrescribe la posicin 31, si no que se omite, y el registro STKPTR, it l i t STKPTR se mantiene apuntando a la posicin 31. 3

Cuando la pila se vaca, la prxima instruccin que requiera extraer un i t i i t dato de ella, retorna el valor de 0 al contador d programa y coloca el t d de l l BIT STKUNF en 1 hasta que ocurra un POR o un se b borre por software. ft
Instrucciones PUSH y POP

La instruccin PUSH, es utilizada para colocar en la cabecera de la pila el valor actual del contador de programa, produciendo un incremento en STKPTR. Se S puede incluir una direccin de d i l i di i d retorno cualquiera en la pila utilizando PUSH y cargando ese valor en TOSU, TOSH y TOSL
Instrucciones PUSH y POP

La instruccin POP, se utiliza para descartar el valor ubicado en la cabecera de la pila y reemplazarlo por el valor ubicado previo a este, sin producir ningn traumatismo en el sistema. Con la instruccin POP se produce un p p decremento en el apuntador de la pila.
Contador de Programa
El contador de programa (PC) esta conformado por l registros PCL, PCH f d los i PCL y PCU. El registro PCL puede ser ledo y escrito directamente. Los registros PCH y PCU pueden ser ledos y escritos solo a travs de los registros PCLATH y PCLATU
Temporizacin / Instrucciones
Temporizacin / Instrucciones
La entrada de reloj es dividida internamente en cuatro seales desfasadas 900. Q1 Q2, Q3 Q1, Q2 y Q4. El contador de programa es incrementado cada flanco subida de Q1. La bsqueda de una instruccin es realizada de d Q1 a Q4, pero es colocada en el registro l d l de instruccin cada Q4 Las instrucciones son decodificadas y ejecutadas en el periodo de tiempo de Q1 a Q4.
Instrucciones en la Memoria de programa g

Las instrucciones para el PIC18F452 son de 16 bits, y su byte menos significativo es siempre almacenado en una direccin par. El BIT menos significativo del contador i ifi ti d l t d de programa es siempre 0, por lo que el incremento de las direcciones se hace de dos en dos.
Instrucciones en la Memoria de programa g
Instrucciones de 32 bits
Los microcontroladores PIC18FXX2, posee 4 instrucciones de dos palabras de longitud (32 bits), ellas son MOVFF, CALL, GOTO y LFSR. La segunda palabra de esas instrucciones posee los 4 BITS mas significativos en 1 y se comporta como un tipo especial de NOP. Los otros 12 BITS de la segunda palabra contienen los datos a ser utilizados por la instruccin.
Cuando la primer palabra es ejecutada, los d l datos contenidos en la segunda son id l d accedidos. Pero si el PC accede primero la segunda p palabra, esta se ejecuta como un NOP. , j Esto es til cuando previamente a una instruccin de dos palabras, existe una palabras instruccin de salto condicional.
Memoria de Datos
Memoria de Datos
La memoria de datos esta dividida en 16 bancos, cada uno de 256 Bytes. Los bancos 6 al 14 no estn implementados y se leen como 0. La zona de FSR se halla localizada en el p p banco 15 despus de la posicin F80h (de la mitad hacia el final)
Memoria de Datos
(Direccionamiento)
Se pueden identificar 3 formas de acceder la memoria de programa de los PIC18FXX2.

Direccionamiento indirecto: requiere el uso de los registros FSRn (12 BITS) y el correspondiente registro indirecto INDFn). Direccionamiento directo: requiere el uso del registro BSR, el cual en sus BITS 0 a 3 contiene la direccin del banco escogido. escogido
Memoria de Datos
(Direccionamiento)
Otra forma de direccionamiento directo es:
Para asegurar que los registros (SFR Y GPR) sean accedidos en un solo ciclo de instruccin, independiente del Banco apuntado por el registro BSR, BSR Existe el ACCESS BANK, el cual esta formado BANK por una parte del banco 0 y un segmento del banco 15 Un BIT en la instruccin especifica si la operacin a utilizar se hace a travs del ACCESS BANK o con el registro BSR, a ese BIT se le denomina a g , (access bit) por defecto vale 0 y apunta al ACCESS BANK
Memoria de Datos
(Registros FSR)
Memoria de Datos
(Registros FSR)
El registro BSR
El registro BSR<3:0> contiene los 4 bits mas significativos de los 12-BITS de direcciones de la memoria RAM y se utilizan para seleccionar el banco de trabajo. Los BITS BSR<7:4> se leen como 0s. La instruccin MOVLB se utiliza para ayudar en la seleccin del banco banco. La instruccin MOVFF ignora el registro BSR, ya que los 12 BITS de direccin se hayan incluidos en la 12-BITS instruccin. Cada banco posee un tamao de 256 bytes.
Direccionamiento Indirecto.
El direccionamiento indirecto se realiza utilizando dos registros, el FSRn y el INDFn. registros INDFn El registro FSR es utilizado como un puntero a una localidad de memoria que va a ser escrita o leda. El direccionamiento indirecto es posible utilizando el registro INDF, ya que cualquier instruccin que lo utilice, accede utilice directamente a la posicin de memoria apuntada por FSR.
Direccionamiento Indirecto.
Multiplicador Hardware
El multiplicador HW que se posee es de 8 bits. El resultado se almacena en dos registros PRODH y PRODL La multiplicacin de 8x8 se realiza en 1 ciclo de instruccin. El multiplicador HW permite a este dispositivo realizar operaciones en las que se usa DSPs
Puertos
Los puertos de los PIC de la familia 18 en general constan de 3 registros para su operacin. El registro TRIS, el cual controla la direccin TRIS de funcionamiento del puerto. El registro PORT, que lee los niveles de PORT entrada en el puerto. El registro LAT el cual es el LATCH de salida LAT, del puerto.
Puertos
Puerto A
Este puerto se comporta como I/O digital y como entrada analgica El registro TRISA, configura este puerto como entrada o salida. Si un pin se va a utilizar como canal analgico, i tili l l i previamente se debe haber configurado como entrada en TRISA Existe el registro LATA, que permite el acceso I/O al latch del puerto. El pin RA4 es de colector abierto abierto. Para configurarlo sus pines como analgicos o digitales, se recurre al registro ADCON1
Puerto A (18f452)
PIN
RA0/AN0 RA1/AN1 RA2/AN2 / RA3/AN3 RA4/T0CKI RA5/AN4 / RA6/OSC2/CLKO
Tipo Entrada
TTL TTL TTL TTL Colector Abierto TTL TTL
Funcin
Pin I/O entrada analgica 0. Pin I/O entrada analgica 1 Pin I/O entrada analgica 2 Pin I/O entrada analgica 3 / g Pin I/O entrada del timer 0, con entrada tipo Schmit Trigger Pin I/O entrada analgica 4 / g Entrada del oscilador 2, o salida de frecuencia de reloj.
Puerto A (18f4520)
RA0/AN0 RA1/AN1 RA2/AN2/VREF-/CVREF RA3/AN3/VREF+ RA4/T0CKI/C1OUT TTL/ANA TTL/ANA TTL/ANA TTL/ANA Colector Abierto I/O digital o entrada analgica, LATA<0> no afectado por entrada digital I/O digital o entrada analgica, LATA<1> no afectado por entrada digital I/O digital o entrada analgica, LATA<2> no afectado por entrada digital I/O digital o entrada analgica, LATA<3> no afectado por entrada digital I/O digital, o entrada de Timer 0
RA5/AN4/SS/ HLVDIN/C2OUT
TTL/ANA
I/O digital o entrada analgica, LATA<5> no afectado por entrada digital, seleccin de entrada modo esclavo para SSP (MSSP module).
OSC2/CLKO/RA6
TTL/ANA
I/O digital o entrada analgica, LATA<6> no afectado por entrada digital, retroalimentacin de la salida del oscilador principal (XT, HS and LP modes).
OSC1/CLKI/RA7
TTL/ANA
I/O digital o entrada analgica, LATA<7> no afectado por entrada digital, entrada del oscilador principal y entrada del reloj principal.
Puerto A
Registros asociados con PORTA g
Registros asociados con PORTA (18F4520)
Puerto B
PIN
RB0/INT0 RB1/INT1 RB2/INT2 RB3/CCP2 RB4 RB5/PGM RB6/PGC RB7/PGD
Tipo Entrada
TTL, Schmit Trigger para l Interrupcion la I t i TTL, Schmit Trigger para la Interrupcion TTL, Schmit Trigger para la Interrupcion TTL, Schmit Trigger para modo CCP2 d TTL TTL, TTL Schmit Trigger para prog. Serial TTL, Schmit Trigger para prog. Serial prog TTL, Schmit Trigger para prog. serial
Funcin
Pin I/O entrada de interrupcin Externa 0. Pin I/O entrada de interrupcin Externa 1. Pin I/O entrada de interrupcin Externa 2. Pin I/O pin del mdulo CCP2, cuando el bit CCP2MX esta en 1 l t Pin I/O, y entrada de interrupcin por cambio de estado en PORTB. Pin I/O, y entrada de interrupcin por I/O cambio de estado en PORTB. Pin I/O, y entrada de interrupcin por ca b o cambio de estado en PORTB. e O Pin I/O, y entrada de interrupcin por cambio de estado en PORTB.
Puerto B
Puerto B
Puerto C
PIN
RC0/T1OSO/T1CKI RC1/T1OSI/CCP2 RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT
Tipo Entrada
TTL, TTL Schmit Trigger TTL, Schmit Trigger TTL, TTL Schmit Trigger TTL, Schmit Trigger TTL, TTL Schmit Trigger TTL, Schmit Trigger TTL, TTL Schmit Trigger TTL, Schmit Trigger
Funcin
Pin I/O salida del oscilador de timer1 o entrada de reloj Pin I/O Salida del mdulo CCP2 Pin I/O pin del mdulo CCP1 Pin I/O utilizado para el reloj serial de los mdulos SPI e I2C Pin I/O o entrada de datos para SPI o I/O para I2C Pin I/O, o salida del puerto serial sncrono Pin I/O o TX del mdulo USART Pin I/O o RX del mdulo USART
Puerto C
Puerto D
PIN
RD0/PSP0 RD1/PSP1 RD2/PSP2 RD3/PSP3 RD4/PSP4 / RD5/PSP5 RD6/PSP6 RD7/PSP7
Tipo Entrada
TTL, TTL Schmit Trigger TTL, Schmit Trigger TTL, Schmit Trigger TTL, Schmit Trigger TTL, Schmit Trigger , gg TTL, Schmit Trigger TTL, TTL Schmit Trigger TTL, Schmit Trigger
Funcin
Pin I/O puerto paralelo esclavo bit 0 Pin I/O puerto paralelo esclavo bit 1 Pin I/O puerto paralelo esclavo bit 2 Pin I/O puerto paralelo esclavo bit 3 Pin I/O p / puerto p paralelo esclavo bit 4 Pin I/O, puerto paralelo esclavo bit 5 Pin I/O puerto paralelo esclavo bit 6 Pin I/O puerto paralelo esclavo bit 7
Todos los pines son schimit trigger cuando se trabaja como puerto paralelo esclavo
Puerto D
Puerto E
PIN
RE0/RD/AN5
Tipo Entrada
TTL, TTL Schmit Trigger Para control de puerto paralelo esclavo
Funcin
Pin I/O Pin de control del puerto paralelo esclavo y entrada A/D. BIT RD 1 = No lectura. 0 = Lee PORTD si CS es 1. Pin I/O Pin de control del puerto paralelo esclavo y entrada A/D. BIT WR 1 = No escritura 0 = Escribe en PORTD si CS es 1 Pin I/O Pin de control del puerto paralelo esclavo y entrada A/D. BIT CS 1 = Dispositivo no seleccionado 0 = Dispositivo no seleccionado
RE1/WR/AN6
TTL, Schmit Trigger Para control de puerto paralelo esclavo l l l
RE2/CS/AN7
TTL, TTL Schmit Trigger Para control de puerto paralelo esclavo
Puerto E
Registro TRISE
Bit 7 IBF: Bit de Buffer de entrada lleno

1 = Una palabra ha sido recibida y espera ser leda. e da 0 = Ninguna palabra recibida.
Bit 6 OBF: Bit de Buffer de salida lleno lleno.

1 = El buffer mantiene una palabra escrita previamente. 0 = El buffer de salida ha sido ledo.
Registro TRISE
Bit 5 IBOV: Rebose del Buffer de entrada.
1 = Ha ocurrido una escritura, cuando una palabra previa no H id it d l b i ha sido leda. (debe ser clareado por SW) 0 = No ha ocurrido un desborde
Bit 4 PSPMODE: Seleccin del puerto paralelo esclavo

1 = Modo puerto paralelo esclavo. 0 = Modo general de I/O
bit 3 Sin Implementar bit 2,1 y 0 TRISE: Bits de control de direccin.

1 = Entrada d 0 = Salida
El registro de estado
El registro de estado se utiliza para mostrar el estado aritmtico de la ALU. Se recomienda utilizar solamente las instrucciones BCF, BSF, SWAPF, MOVFF y MOVWF para cambiar el contenido del bi l t id d l registro de estado, ya que estas instrucciones no alteran las banderas Z, , , , C, DC, OV, o N
BIT 7-5 Sin implementar. BIT 4 N: BIT Negativo, utilizado para indicar Negativo cuando un resultado de una operacin aritmtica fue negativo (Complemento a 2) 2).
1 = Resultado negativo. 0 = Resultado positivo positivo.
BIT OV: BIT de desbordamiento. Este bit es utilizado para aritmtica con signo (complemento a 2).
1 = Desborde ocurri 0 = No ocurri un desborde
BIT 2 Z: Bit de 0
1 = El resultado de una operacin aritmtica o p lgica es 0. 0 = El resultado de una operacin aritmtica o lgica no es 0.
BIT 1 DC: carry del cuarto al quinto bit.
Funciona con ADDWF, ADDLW, SUBLW, y SUBWF 1 = Hay carry del 4 al 5 bit. 0 = No hay carry del 4 al 5 bit
BIT 0 C: Bit de carry. y

Funciona con ADDWF, ADDLW, SUBLW, y SUBWF 1 = Ocurri carry y 0 = No Ocurri carry
Registro RCON (Reset Control)
BIT 7 IPEN: Bit que habilita la prioridad en las interrupciones. BIT 6 5 Sin implementar 6-5 BIT 4 RI: Bandera de la instruccin RESET
1 = Prioridad en interrupciones habilitada. 0 = Prioridad en interrupciones deshabilitada.
1 = La instruccin RESET no ha sido ejecutada. ejecutada 0 = La instruccin RESET fue ejecutada.

BIT 3 TO: Bandera del Perro Guardin.
1 = Despus de un power-up, CLRWDT, o SLEEP 0 = A WDT reset ocurri
BIT 2 PD: Bandera de deteccin de apagado del procesador.

1 = Despus de un power-up o CLRWDT. 0 = Debido a la ejecucin de la instruccin SLEEP.

BIT 1 POR: Bit de estado de Power-on Reset
1 = Un Power-on Reset no ha ocurrido 0 = Un Power-on Reset ocurri Debe ser colocado en 1 despus de que un Poweron Reset ha ocurrido)
BIT 0 BOR: Bit de estado de un Brown-out Reset (Bajn de voltaje)

1 = Un Brown-out Reset no ha ocurrido. 0 = Un Brown-out Reset ocurri. Debe ser colocado en 1 despus de que un Brown-out Reset ha ocurrido)
Interrupciones
Los microcontroladores de gama alta poseen niveles de interrupcin. i l d i i El vector de alto nivel de interrupciones p se halla en la posicin 0x08h y el de j p p baja prioridad en la posicin 0x18h. Una interrupcin de alta prioridad, interrumpe la ejecucin de una de baja prioridad.
Interrupciones
Los registros asociados con el manejo de interrupciones son los siguientes: RCON INTCON, INTCON2, INTCON3, que en general, manejan las interrupciones externas y de TIMER 0. PIR1, PIR2, que manejan las banderas que activan las interrupciones debidas a perifricos. PIE1, PIE2, que son los registros habilitadores de las interrupciones de perifricos IPR1, IPR2, que activan los niveles de prioridad de p las interrupciones.
Interrupciones
Cada fuente de interrupcin, a excepcin de INT0, posee 3 bits para su control. control
Una bandera que indica que la interrupcin ocurri. Bit habilitador de la interrupcin Bit que permite asignar el nivel de prioridad de la interrupcin.
Nota: Se recomienda no utilizar la instruccin MOVFF, para modificar alguno de los registros de control, mientras las interrupciones estn habilitadas, ya que esto puede generar di t d disparos de d interrupciones aleatorios.
Interrupciones. Registro RCON
Bit IPEN: Bit habilitador de niveles de prioridad de las interrupciones. interrupciones

1 = Habilita los niveles de prioridad de las interrupciones. interrupciones 0 = Deshabilita los niveles de prioridad de las i l interrupciones. i

bit 6-5 Sin implementar bit 4 RI: bit indicador de que se gener una instruccin de RESET.
1 = La instruccin RESET no se ha ejecutado. 0 = La instruccin RESET se ejecut j
bit 3 TO: bit de rebose del Watchdog

1 = Despus del encendido instruccin CLRWDT encendido, o instruccin SLEEP. 0 = Ha ocurrido un rebose del WDT a ocu do u ebose de

bit 2 PD: Bit de deteccin de ausencia de voltaje.
1 = Despus del encendido o por el uso de la instruccin CLRWDT. 0 = Por la ejecucin de la instruccin SLEEP.
bit 1 POR: Bit de estado del Power-on Reset.

1 = Un Power-on Reset no ha ocurrido. 0 = Un Power-on Reset ocurri. Debe ser puesta en 1 despus de que un Power-on Reset occurre.

bit 0 BOR: bit de estado de Brown-out Reset. (Disminucin del nivel de voltaje)
1 = No ha ocurrido un Brown out Reset. Brown-out 0 = Ha ocurrido un Brown-out Reset. Debe D b ser puesta en 1 d t despus d que un de Brown-out Reset ocurre.
Interrupciones. R i t INTCON I t i Registro

(18F452, 18F4520)
Bit 7 GIE/GIEH: Habilitador global de interrupciones.

Si IPEN = 0: (Bit 7 RCON)
1 = Habilita todas las interrupciones sin mscara 0 = Deshabilita todas las interrupciones
Si IPEN = 1: (Bit 7 RCON) ( )

1 = Habilita todas las interrupciones de alta prioridad. 0 = Deshabilita todas las interrupciones.
Interrupciones. Interrupciones Registro INTCON

(18F452, 18F4520)
Bit 6 PEIE/GIEL: Habilitador de Interrupciones de perifricos Si IPEN = 0: (Bit 7 RCON) 1 = Habilita todas las interrupciones de perifricos sin mscara. 0 = Deshabilita todas las interrupciones de perifricos Si IPEN = 1: (Bit 7 RCON) 1 = Habilita todas las interrupciones de perifricos de baja prioridad. 0 = Deshabilita todas las interrupciones de perifricos de baja prioridad

(18F452, 18F4520)
Bit 5 TMR0IE: Interrupcin de rebose de TMR0 1 = Habilita la interrupcin por rebose de TMR0. TMR0 0 = Deshabilita la interrupcin por rebose de TMR0. Bit 4 INT0IE: Interrupcin Externa INT0 p 1 = Habilita la INT0 0 = Deshabilita la INT0 Bit 3 RBIE: Interrupcin por cambio de estado en PORTB 1 = Habilita la interrupcin por cambio de estado en PORTB 0 = Deshabilita la interrupcin por cambio de estado en PORTB

(18F452, 18F4520)
Bit 2 TMR0IF: Bandera de Interrupcin por rebose de TMR0 Bit 1 INT0IF: Bandera de INT0
1 = El TMR0 se ha rebosado (se debe borrar por SW) 0 = TMR0 no se ha rebosado. 1 = Ha ocurrido INT0 (debe ser borrada por SW) 0 = INT0 no ha ocurrido.
Bit 0 RBIF: Bandera de interrupcin por cambio de estado en PORTB.

1 = Ha ocurrido un cambio de estado en uno de los pines RB4 a RB7 0 = No ha ocurrido un cambio de estado en RB4 a RB7.
Interrupciones. Reg Interrupciones Reg. INTCON2

(18F452, 18F4520)
Bit 7 RBPU: Bit habilitador de las resistencias Pull-up.
Bit 6 INTEDG0: Seleccin del flanco de la Interrupcin Externa 0

1 = Flanco de subida. 0 = Flanco de bajada.
1 = Todas las resistencias pull-ups T d l i t i ll deshabilitadas. 0 = Las resistencias pull-ups estan habilitadas. p p

(18F452, 18F4520)
Bit 5 INTEDG1: Seleccin del flanco de la Interrupcin Externa 1

1 = Flanco de subida. 0 = Flanco de bajada.
Bit 4 INTEDG2 S l i del flanco de INTEDG2: Seleccin d l fl d la Interrupcin Externa 2

1 = Flanco de subida 0 = Flanco de bajada. bajada
Bit 3 Sin Implementar

(18F452, 18F4520) Bit 2 TMR0IP: Bit de prioridad de la interrupcin por rebose de TMR0. TMR0
1 = Alta prioridad 0 = Baja prioridad
Bit 1 Sin implementar Bit 0 RBIP Bit de prioridad de la interrupcin RBIP: d i id d d l i t i de cambios de estado en PORTB
1 = Alta prioridad. prioridad 0 = Baja prioridad.

(18F452, 18F4520)
Bit 7 INT2IP: Bit de prioridad de INT2

1 = Alta prioridad. prioridad 0 = Baja prioridad.
Bit 6 INT1IP: Bit de prioridad de INT1

1 = Alta prioridad. 0 = Baja prioridad. B j i id d

(18F452, 18F4520)
Bit 5 Sin implementar Bit 4 INT2IE: Bit habilitador de INT2

1 = Habilita INT2. INT2 0 = Deshabilita INT2.
Bit 3 INT1IE: Bit habilitador de INT1

1 = Habilita INT1. 0 = Deshabilita INT1.
Bit 2 Si implementar Sin i l t

(18F452, 18F4520) Bit 1 INT2IF: Bandera que indica que ocurri INT2
1 = Ha ocurrido INT2 (debe ser borrada por SW) 0 = No ha ocurrido INT2
Bit 0 INT1IF: Bandera que indica que ocurri q q INT1

1 = Ha ocurrido INT1 (debe ser borrada por SW) ( p ) 0 = No ha ocurrido INT1
Int. Perifricos. Reg. Int Perifricos Reg PIR1

(18F452, 18F4520)
Bit 7 PSPIF(1): Bandera de interrupcin de lectura/escritura del puerto paralelo esclavo.

1 = Una operacin de lectura o escritura ha ocurrido.(debe ser borrada por SW) d (d b b d ) 0 = No ha ocurrido lectura o escritura.
Bit 6 ADIF: Bandera de interrupcin por fin de conversin del A/D

1 = Conversin A/D completa (Debe ser borrada por SW) 0 = La conversin A/D esta incompleta.

(18F452, 18F4520) Bit 5 RCIF: Bandera de interrupcin por recepcin en el USART. USART
1 = El buffer de recepcin, RCREG, esta lleno (Debe ser borrada por SW) 0 = El buffer de RX del USART esta vaco.
Bit 4 TXIF: Bandera de interrupcin por TX del USART

1 = El buffer de TX del USART (TXREG), esta vaco (Se borra cuando se escribe en TXREG) 0 = El buffer de TX del USART esta lleno.

(18F452, 18F4520)
Bit 3 SSPIF: Bandera de interrupcin del puerto serial sncrono

1 = Una TX/RX se ha completado (debe ser borrada por SW) 0 = Esperando una TX o RX. RX

(18F452, 18F4520) Bit 2 CCP1IF: Bandera de interrupcin del mdulo CCP1 CCP1.
Modo Captura:
1 = Se ha producida la captura del valor de TMR1 (debe ser b borrada por SW) d 0 = No ha ocurrido una captura de TMR1. 1 = Se ha dado una comparacin con TMR1 (debe ser borrada por SW) 0 = No ha ocurrido una comparacin con TMR1. p No utilizado en este modo.
Modo Compara: p
Modo PWM:

(18F452, 18F4520) Bit 1 TMR2IF: Se ha producido una igualdad entre TMR2 y PR2. PR2
1 = Ha ocurrido una igualdad entre TMR2 y PR2 (debe ser borrada por SW) 0 = No hay igualdad entre TMR2 y PR2
Bit 0 TMR1IF: Bandera de interrupcin por rebose de TMR1.

1 = El TMR1 se ha rebosado (debe ser borrada por SW) 0 = El TMR1 no se ha rebosado

(18F452)
Bit 7 5 Sin implementar 7-5 Bit 4 EEIF: Bandera de interrupcin por Escritura/Lectura en EEPROM o FLASH /
1 = La operacin de escritura se ha completado (debe (d b ser borrada por SW) b d S ) 0 = La operacin de escritura no ha terminado o no se h iniciado. e ha ini i do

(18F452) Bit 3 BCLIF: Interrupcin por colisin en el bus

1 = Ocurri una colisin 0 = No ha ocurrido una colisin.
Bit 2 LVDIF: Interrupcin por deteccin de p p bajo voltaje.

1 = Una condicin de bajo voltaje ha ocurrido j j 0 = El voltaje del dispositivo se mantiene por encima del valor de activacin de la interrupcin.

(18F452) Bit 1 TMR3IF: Bandera de rebose de TMR3 Bit 0 CCP2IF: Bandera de interrupcin del mdulo CCP2
Modo Captura:
1 = Una captura de TMR1 ha ocurrido. 0 = No ha ocurrido captura de TMR1 1 = Ha ocurrido un evento de comparacin con TMR1. 0 = No ha habido eventos de comparacin con TMR1. No usado en este modo
1 = El TMR3 se ha rebosado 0 = El TMR3 No se ha rebosado
Modo Compara: Modo PWM

(18F4520)
Bit 7 OSCFIF: Bandera indicadora de fallo del oscilador. oscilador

1 = El oscilador del dispositivo fall. Se ha realizado un cambio a INTOSC. (Debe ser li d bi INTOSC (D b borrada por software) 0 = El reloj trabaja sin problemas.

(18F4520)
Bit 6 CMIF: Bandera de interrupcin por comparacin. comparacin
1 = La entrada del comparador ha cambiado (Debe ser borrada por software) p ) 0 = La entrada del comparador no ha cambiado.
Bit 5 Sin implementar: Se lee como 0 Bit 4 EEIF: Bandera de interrupcin por Escritura/Lectura en EEPROM o FLASH
1 = La operacin de escritura se ha completado (debe ser borrada por SW) 0 = La operacin de escritura no ha terminado o no se ha iniciado.

(18F4520) Bit 3 BCLIF: Interrupcin por colisin en el bus Bit 2 HLVDIF: Interrupcin por deteccin de alto o bajo voltaje.
1 = Una condicin de bajo o alto voltaje ha ocurrido. La direccin es determinada por el bit 7 ( (VDIRMAG) del registro HLVDCON. ) g 0 = El voltaje del dispositivo se mantiene por encima del valor de activacin de la interrupcin. 1 = Ocurri una colisin 0 = No ha ocurrido una colisin.

(18F4520) Bit 1 TMR3IF: Bandera de rebose de TMR3 Bit 0 CCP2IF: Bandera de interrupcin del mdulo CCP2
Modo Captura:
1 = Una captura de TMR1 ha ocurrido. 0 = No ha ocurrido captura de TMR1 1 = Ha ocurrido un evento de comparacin con TMR1. 0 = No ha habido eventos de comparacin con TMR1. No usado en este modo
1 = El TMR3 se ha rebosado 0 = El TMR3 No se ha rebosado
Modo Compara: Modo PWM
Int. Perifricos. Reg. Int Perifricos Reg PIE1

(18F452, 18F4520)
PSPIE(1): Habilita la interrupcin de lectura/escritura del puerto paralelo esclavo

1 = Habilita la interrupcin 0 = Deshabilita la interrupcin.
Bit 6 ADIE H bilit la interrupcin por fin ADIE: Habilita l i t i fi de conversin del A/D.
1 = Habilita la interrupcin del A/D. 0 = Deshabilita la interrupcin del A/D.

(18F452, 18F4520)
Bit 5 RCIE: Habilita la interrupcin por recepcin del mdulo USART.

1 = Habilita la interrupcin 0 = Deshabilita la interrupcin
Bit 4 TXIE H bilit la interrupcin por TXIE: Habilita l i t i transmisin del mdulo USART

(18F452, 18F4520)
Bit 3 SSPIE: Habilita la interrupcin del puerto serial sncrono. 1 = Habilita la interrupcin del MSSP 0 = Deshabilita la interrupcin del MSSP Bit 2 CCP1IE: Habilita la interrupcin del mdulo CCP1. CCP1 1 = Habilita la interrupcin del CCP1 0 = Deshabilita la interrupcin Bit 1 TMR2IE: Habilita la interrupcin por igualdad de TMR2 con PR2. 1 = Habilita la interrupcin 0 = Deshabilita la interrupcin. Bit 0 TMR1IE: Habilita la interrupcin por rebose de TMR1 1 = Habilita la interrupcin de TMR1 0 = Deshabilita la interrupcin de TMR1

(18F452)
Bit 7-5 Sin implementar Bit 4 EEIE: Habilita la interrupcin por fin de escritura en memoria EEPROM/FLASH. Bit 3 BCLIE: Habilita la interrupcin por colisin de datos en el BUS
1 = Habilitada H bilit d 0 = Deshabilitada 1 = Habilitada 0 = Deshabilitada

(18F452)
Bit 2 LVDIE: Habilita la Interrupcin por deteccin de bajo voltaje. Bit 1 TMR3IE: Habilita la interrupcin por desborde de TMR3. Bit 0 CCP2IE: Habilita la interrupcin del mdulo CCP2
1 = Habilita la interrupcin 0 = Deshabilita la interrupcin 1 = Habilita la interrupcin 0 = Deshabilita la interrupcin h bl l 1 = Habilitada 0 = Deshabilitada.

(18F4520)
Bit 7 OSCFIE: Bit habilitador de interrupcin por fallo de oscilador

1 = Habilitado 0 = deshabilitado
Bit 6 CMIE: Bit habilitador de interrupcin por comparacin

1 = Habilitado 0 = Deshabilitado

(18F4520) Bit 5 Sin implementar se lee como 0 Bit 4 EEIE: Habilita la interrupcin por fin de f escritura en memoria EEPROM/FLASH.
1 = Habilitada H bilit d 0 = Deshabilitada
Bit 3 BCLIE H bilit la interrupcin por BCLIE: Habilita l i t i colisin de datos en el BUS
1 = Habilitada 0 = Deshabilitada

(18F4520)
Bit 2 HLVDIE: Habilita la Interrupcin por deteccin de alto o bajo voltaje. voltaje
1 = Habilitada 0 = Deshabilitada. Deshabilitada
Bit 1 TMR3IE: Habilita la interrupcin por desborde de TMR3.

Bit 0 CCP2IE: Habilita la interrupcin del mdulo CCP2

1 = Habilita la interrupcin H bili l i i 0 = Deshabilita la interrupcin
Prioridad de Int. Reg. IPR1 Int Reg

(18F452, 18F4520)
Bit 7 PSPIP(1): Prioridad de Interrupcin del puerto paralelo esclavo

1 = Alta prioridad l d d 0 = Baja prioridad
Bit 6 ADIP P i id d de Interrupcin del ADIP: Prioridad d I t i d l conversor A/D

1 = Alta prioridad p io idad 0 = Baja prioridad

(18F452, 18F4520) Bit 5 RCIP: Prioridad de Interrupcin del mdulo USART en RX. RX Bit 4 TXIP: Prioridad de Interrupcin del mdulo USART en TX. Bit 3 SSPIP: Prioridad de Interrupcin del puerto serial sncrono
1 = Alta prioridad 0 = Baja prioridad 1 = Alta prioridad 0 = Baja prioridad 1 = Alta prioridad 0 = Baja prioridad j p

(18F452, 18F4520)
Bit 2 CCP1IP: Prioridad de Interrupcin del mdulo CCP 1 = Alta prioridad 0 = Baja prioridad Bit 1 TMR2IP: Prioridad de Interrupcin del TMR2 1 = Alta prioridad p 0 = Baja prioridad Bit 0 TMR1IP: Prioridad de Interrupcin del TMR1. 1 = Alta prioridad 0 = Baja prioridad

(18F452)
Bit 7-5 Sin implementar Bit 4 EEIP: Prioridad de Interrupcin por fin de escritura en EPROM/FLASH Bit 3 BCLIP: Prioridad de Interrupcin por colisin en Bus de datos.
1 = Alta prioridad Alt p io id d 0 = Baja prioridad 1 = Alta prioridad 0 = Baja prioridad

(18F452) Bit 2 LVDIP: Prioridad de Interrupcin por deteccin de bajo voltaje Bit 1 TMR3IP: Prioridad de Interrupcin por rebose de TMR3 Bit 0 CCP2IP: Prioridad de Interrupcin de mdulo CCP2
1 = Alta prioridad 0 = Baja prioridad 1 = Alta prioridad 0 = Baja prioridad 1 = Alta prioridad 0 = Baja prioridad j p

(18F4520)
Bit 7 OSCFIP: Bit de prioridad de interrupcin por fallo de oscilador. oscilador

1 = Alta prioridad 0 = Baja prioridad j p
Bit 6 CMIP: Bit de prioridad de interrupcin por comparacin analgica.

1 = Alta prioridad. 0 = Baja prioridad.

(18F4520) Bit 5 Sin implementar Bit 4 EEIP: Prioridad de Interrupcin por fin f de escritura en EPROM/FLASH
1 = Alta prioridad Alt i id d 0 = Baja prioridad
Bit 3 BCLIP P i id d de Interrupcin por BCLIP: Prioridad d I t i colisin en Bus de datos.


(18F4520)
Bit 2 HLVDIP: Prioridad de Interrupcin por deteccin de bajo o alto voltaje
Bit 1 TMR3IP: Prioridad de Interrupcin por rebose de TMR3

Bit 0 CCP2IP: Prioridad de Interrupcin de mdulo CCP2

1 = Alta prioridad Al i id d 0 = Baja prioridad
Memoria FLASH de Programa

La memoria de programa puede ser leda y escrita durante el funcionamiento normal. normal Posee un tamao de 32K Bytes con capacidad para 16K Instrucciones Durante la escritura o lectura de la memoria de programa se cesar la bsqueda de instrucciones, instrucciones hasta que la operacin este completa. La memoria de programa no puede ser accedida durante la lectura o escritura, es por ello que el cdigo no puede ser ejecutado.

Cualquier instruccin invlida que se escriba, ser ejecutada como un NOP Ya que la memoria de programa es de 16 bits de ancho y la RAM tiene 8 bits; las i t l instrucciones TBLRD (L t ) y i (Lectura) TBLWT (escritura), mueven datos entre esas dos memorias, utilizando el g registro TABLAT.
Registro EECON1 y EECON2

El registro EECON1 es el registro de control de acceso a memoria FLASH o EEPROM. El registro EECON2 no existe fsicamente, y solo se utiliza en f i t l tili operaciones de escritura o borrado de la memoria. Cualquier lectura a EECON2, obtiene EECON2 como resultado un 0.
Registro EECON1 (Dir. 0FA6h )
BIT 7 EEPGD: Bit de seleccin de la memoria FLASH o EEPROM.
BIT 6 CFGS: Acceso a memoria FLASH/EE o registros de configuracin.

1 = Acceso a los registros de configuracin g g 0 = Acceso a la memoria FLASH o EEPROM.
1 = El acceso es a la memoria FLASH. l i FLASH 0 = El acceso es a la memoria EEPROM.

BIT 5 Sin implementar. BIT 4 FREE: bit de seleccin de borrado de la memoria FLASH.
1 = Borra la memoria FLASH apuntada por TBLPTR en el prximo comando WR. 0 = Se realiza escritura nicamente.
BIT 3 WRERR: Error en una operacin d de escritura de la memoria FLASH/EEPROM

1 = Una operacin de escritura fue prematuramente terminada. 0 = Operacin de escritura completa.

BIT 2 WREN: Bit de habilitacin de escritura en la memoria FLASH/EEPROM.
1 = Permite ciclos de escritura. 0 = Inhibe los ciclos de escritura.
BIT 1 WR: Bit de control de escritura

1 = Inicializa el borrado/escritura de la memoria EEPROM/FLASH, este bit se coloca en 0 nuevamente por HW. 0 = El ciclo de escritura esta completo.

BIT 0 RD: Bit de control de lectura.
1 = Inicializa la lectura de la EEPROM, este bit se coloca en 0 por HW. El bit RD no p puede puesto en 1 cuando EEPGD = 1, lo cual sugiere que la memoria FLASH, no g q , puede ser leda utilizando este bit. 0 = No se inicializa la lectura de la EEPROM.
Registro TABLAT y TBLPTR

El registro TABLAT es de 8 bits y se utiliza para almacenar datos durante la transferencia de informacin entre la RAM y la l memoria de programa. d El registro TBLPTR apunta a las direcciones de memoria de programa a acceder, apunta de a byte por vez. El registro TBLPTR, es utilizado por las instrucciones TBLRD y TBLWT; ellas pueden actualizar el TBLPTR de 4 formas diferentes.
Registro TBLPTR
La lectura accede a memoria cada byte y La escritura accede a memoria cada 8 Bytes El borrado se hace en paquetes de 64 Bytes. Bytes
Operaciones que auto modifican TBLPTR
Lectura de la Memoria FLASH
Lectura de la Memoria FLASH

Cuando se hace una lectura de memoria. Se debe Cargar TBLPTR con la direccin a leer (direccin par). Cuando se ejecuta la instruccin TBLRD, se mueve un byte de la instruccin a el registro TABLAT. El que sea el byte bajo o alto, depende de si el bit menos significativo de la direccin escogida es 0
Borrado de la Memoria FLASH

El TBLPTR no tiene en cuenta los 6 bits menos significativos a la hora de hacer un borrado, solo los 16 mas altos, por lo tanto el borrado de la memoria FLASH solo se hace FLASH, en bloques de 64 bytes o 32 instrucciones. Los 16 bits mas significativos apuntan a la direccin de inicio del bloque de 64 bytes a borrar. El registro EECON1 controla la operacin de borrado.

El bit EEPGD se debe poner en 1, as como WREN tambin debe estar en 1 para habilitar la operacin de escritura (Borrar es escribir FF). El bit FREE se coloca en 1 para iniciar la l i i i l operacin de borrado

(Secuencia a utilizar)
Cargar el STKPTR con la direccin de inicio a borrar (Recordar que es en paquetes de 64 bytes, por tanto los 6 bits menos significativos son 0) Poner en 1 el bit EEPGD de EECON1. Borrar el bit CFGS del registro EECON1 Poner en 1 los bits WREN y FREE para habilitar escritura y borrado respectivamente. respectivamente Deshabilitar las interrupciones.

(Secuencia a utilizar)
Escribir 55h en el EECON2. Escribir AAh en el EECON2. Poner en 1 el bit WR Esto comenzar el WR. ciclo de borrado La CPU queda parada durante el tiempo que tarde el borrado de la memoria que son 2 mili segundos aproximadamente. aproximadamente Habilitar las interrupciones.
Escritura en memoria Flash.

La escritura en la memoria FLASH, se realiza en paquetes de 8 bytes o 4 instrucciones. Debido a que el registro TABLAT es de 1 byte, una operacin de escritura en b t i d it FLASH, requiere el uso de 8 veces la instruccin TBLWT.
Escritura en memoria Flash.
Escritura en memoria Flash Flash.

(Secuencia de Programacin) g
Secuencia de programacin de la memoria FLASH.

Almacenar el bloque de 64 bytes donde se va a modificar los datos, en la memoria RAM. Actualizar los valores en la RAM si es necesario. necesario Cargar el apuntador del programa con la direccin a ser borrada. di i b d

Borrar el bloque de memoria FLASH. Cargar el apuntador del programa con la direccin de inicio a ser escrita. Escribir los primeros 8 bytes en los registros de sujecin. Utilizar la instruccin (TBLWT* + o TBLWT+ ). TBLWT+*) Poner en 1 el BIT EEPGD, para apuntar a la memoria de programa programa.

Borrar el BIT CFGS para acceder a la memoria de programa y poner en 1 el BIT WREN para habilitar la escritura. Deshabilite las interrupciones. Escriba 55h en el registro EECON2. Escriba AAh en el registro EECON2. Coloque en 1 el BIT WR, para comenzar el WR ciclo de escritura.

La CPU se detiene cerca de 2 milisegundos mientras se escribe Re habilite las interrupciones. Repita este ciclo 7 veces Para escribir los 64 bytes

Memoria EEPROM de datos

La memoria EEPROM, no puede ser direccionada normalmente, para acceder a ella se hace a travs de unos registros g especiales
EECON1 (Registro de configuracin) EECON2 (Registro de configuracin) EEDATA (Registro de transferencia de datos) EEADR (Registro de direccionamiento)

Los datos en la EEPROM, se sobrescriben y el tiempo de acceso de escritura o lectura tiene un tiempo tpico de 4 milisegundos Debido D bid a que el registro EEADR es de 8 l i t d bits, la capacidad en EEPROM es de 256 bytes.
BIT 7 EEPGD: bit de seleccin de la memoria FLASH o EEPROM

1 = Acceso a la memoria FLASH A l i 0 = Acceso a la memoria EEPROM.
BIT 6 CFGS: Acceso a la memoria FLASH/EEPROM o a los registros d configuracin d l PIC de f del C
1 = Acceso a los registros de Configuracin 0 = Acceso a la memoria FLASH o EEPROM

BIT 5 Sin implementar BIT 4 FREE: Habilitacin del ciclo de borrado en la memoria FLASH
1 = Borra l memoria FLASH (64 bytes) apuntada B la i b t ) t d por TBLPTR en el prximo comando WR 0 = Solo para escritura. escritura
BIT 3 WRERR: Bit de Error

1 = Una operacin de escritura ha sido interrumpida. 0 = Operacin de escritura completa. p p

BIT 2 WREN: Bit de habilitacin de escritura en FLASH o EEPROM BIT WR: bit de control de escritura
1 = ciclos de escritura permitidos 0 = No permite escritura en la memoria EEPROM
BIT 0 RD: bit de control de lectura. 1 = Lee la memoria EEPROM. Es borrado por HW y no por SW. Este bit no se puede poner en 1 si EEPGD ) = 1.) 0 = No se inicia la lectura de la EEPROM
1 = Inicializa un ciclo de escritura en EEPROM o FLASH. Cuando la operacin termina, el bit es borrado por HW y no se puede por software ) software.) 0 = El ciclo de escritura en EEPROM finaliz
Lectura de la memoria EEPROM de datos

Para la lectura de la memoria EEPROM, se escribe la direccin a leer en EEADR. Poner en 0 el bit EEPGD (bit 7 EECON1) Poner en 0 el bit CFGS (bit 6 EECON1) Poner en 1 el bit RD (bit 0 EECON1) El dato ledo se almacena en el registro EEDATA
Escritura en la memoria EEPROM de datos

Para la Escritura en la memoria EEPROM, se escribe la direccin a acceder en el registro EEADR EEADR. Poner en 0 el bit EEPGD (bit 7 EECON1) Poner en 0 el bit CFGS (bit 6 EECON1) P l Poner en 1 el bit WREN (bit 0 EECON1) con el fin de habilitar el acceso en modo escritura. escritura Poner en 1 el bit WR, para comenzar la escritura. El dato ledo se almacena en el registro EEDATA Al finalizar la escritura en la memoria EEPROM, se genera una interrupcin al ponerse el 1 el bit EEIF interrupcin, del registro PIR2
Mdulo conversin A/D

(18F452)
El conversor analgico digital posee una resolucin de 10 bits. Controlado por los registros ADCON1 y ADCON0. El resultado de la conversin es g almacenado en los registros ADRESL y ADRESH.
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F452)
Bit 5-3 CHS2:CHS0: Seleccin del canal analgico l l i

000 001 010 011 100 101 110 111 = = = = = = = = canal canal canal canal canal canal canal canal 0, 1, 2, , 3, 4, 4 5, 6, 6 7, (RA0) (RA1) (RA2) ( ) (RA3) (RA5) (RE0) (RE1) (RE2)
Mdulo conversin A/D

(18F452) Bit 2 GO/DONE: Estado de la conversin A/D. A/D Debe estar habilitado el bit ADON
1 = Conversin A/D en progreso (Colocando este bit en 1, se inicia la conversin A/D. Se borra por 1 A/D HW, cuando la conversin termina.) 0 = La conversin A/D no esta en progreso. p g
Bit 1 Sin implementar Bit 0 ADON: Enciende el mdulo A/D

1 = El mdulo A/D esta encendido 0 = El mdulo A/D esta apagado y no consume / p g corriente.
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F452) Bit 7 ADFM: Formato del resultado de la conversin A/D. A/D

1 = Justificado a la derecha. Los 6 bits mas significativos del registro ADRESH son cero. cero 0 = Justificado a la izquierda. Los 6 bits menos g g significativos del registro ADRESL son cero.
Bit 6 ADCS2: seleccin del tiempo de conversin del mdulo A/D, trabaja en asocio j con los bits ADCS1 y ADCS0 del registro ADCON0
Mdulo conversin A/D

(18F452)
Cuando el procesador se encuentra en modo SLEEP y se desea realizar una conversin se conversin, debe utilizar como base de tiempo el oscilador RC del conversor A/D. El conversor analgico digital funciona por l i di it l f i conversiones sucesivas. Un RESET en el dispositivo, obliga el apagado del dispositivo conversor A/D y cualquier conversin en proceso es abortada. Cada pin del microcontrolador que se use como entrada analgica, debe ser configurado como entrada en el respectivo registro TRIS
Mdulo conversin A/D (Pasos)

(18F452)
Los pasos para realizar una conversin A/D son l siguientes: los i i 1. Configuracin del mdulo A/D. g /
Se configuran los pines que sern entradas analgicas o digitales (ADCON1). g g ( ) Se selecciona el canal de entrada al mdulo A/D ( / (ADCON0). ) Se selecciona el reloj de conversin A/D ( (ADCON0). ) Se enciende el mdulo A/D (ADCON0).

(18F452)
2. Configuracin de interrupciones para el mdulo A/D (opcional)
Borrar el bit ADIF en el registro PIR1 Poner en 1 el bit ADIE en el registro PIE1. Poner en 1 el bit GIE y el PEIE en el registro INTCON.
3. 3 Esperar el tiempo de adquisicin en el condensador de sujecin interno. 4. Comenzar la conversin, colocando en 1 el , bit GO/DONE del registro (ADCON0), este bit no se debe poner en 1 al mismo tiempo que instruccin que enciende el mdulo A/D (ADON = 1)

(18F452)
5. Esperar que la conversin A/D concluya cuando:
El bit GO/DONE se ponga en 0 la interrupcin del conversor A/D se d. /
6. Leer el resultado en los registros ADRESH y ADRESL y borrar el bit ADIF si es necesario. 7. Para conversiones sucesivas, se deben esperar 2 TADs antes de que el nuevo tiempo de adquisicin comience Se entiende por un TAD, el comience. TAD tiempo que demora la conversin de 1 bit y no puede ser menor a 1.6 micro segundos
Mdulo conversin A/D

(18F452) Los bits ADCS0, ADCS1 y ADCS2, permiten escoger el oscilador para la conversin A/D que tiene relacin directa con el TAD. El TAD se obtiene as:
TAD = 1/(FOSC/n) TOSC * n donde TOSC = ( ) 1/FOSC. Si el valor de ADCS0, ADCS1, ADCS2 es de 101, el valor del TAD ser de (16 * TOSC) Si se desea trabajar con el oscilador RC interno del mdulo A/D, el valor del TAD ser de 2 micro d l A/D l l d l d i segundos.
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F452)
Mdulo conversin A/D

(18F4520)
El mdulo A/D de este micro consta de 13 canales analgicos. El resultado de la conversin es de 10 bits. Cinco registros conforman este mdulo. ADRESH, ADRESL, registros de control , ADCON0, ADCON1 y ADCON2.
Mdulo conversin A/D

(18F4520)
Bit 1 GO/DONE: Bit de estado de la conversin A/D

Cuando ADON = 1:
1 = Conversin A/D en progreso. 0 = Conversor A/D desocupado
Bit 0 ADON: Bit h b l d de mdulo A/D habilitador d d l /

1 = Mdulo A/D habilitado 0 = Mdulo A/D deshabilitado
Mdulo conversin A/D

(18F4520)
Bit 7-6 Sin implementar Bit 5-2 CHS3:CHS0: Seleccin del canal analgico g
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 = = = = = = = = = = = = = = = = Canal 0 (AN0/RA0) Canal 1 (AN1/RA1) Canal 2 (AN2/RA2) C Canal 3 (AN3/RA3) l Canal 4 (AN4/RA5) Canal 5 (AN5/RE0) Canal 6 (AN6/RE1) ( / ) Canal 7 (AN7/RE2) Canal 8 (AN8/RB2) Canal 9 (AN9/RB3) Canal 10 (AN10/RB1) Canal 11 (AN11/RB4) Canal 12 (AN12/RB0) Sin implementar p Sin implementar Sin implementar
Mdulo conversin A/D

(18F4520)
Bit 7-6 Sin implementar, se lee como 0 Bit 5 VCFG1: Configuracin de Voltaje de referencia (VREF-) 1 = VREF- (AN2) 0 = VSS Bit 4 VCFG0: Configuracin de Voltaje de referencia (VREF+) 1 = VREF+ (AN3) 0 = VDD
Mdulo conversin A/D

(18F4520)
Mdulo conversin A/D

(18F4520)
Bit 7 ADFM: Seleccin del formato del resultado del md lo A/D es ltado mdulo
1 = Justificado a la derecha 0 = Justificado a la izquierda
Bit 6 Sin implementar
Mdulo conversin A/D

(18F4520) Bit 5-3 ACQT2:ACQT0: Bit de seleccin del tiempo de adquisicin

111 110 101 100 011 010 001 000 = = = = = = = = 20 TAD 16 TAD 12 TAD 8 TAD 6 TAD 4 TAD 2 TAD 0 TAD
Mdulo conversin A/D

(18F4520) bit 2-0 ADCS2:ADCS0: Bit de seleccin del reloj para la conversin A/D (TAD).
111 110 101 100 011 010 001 000 = = = = = = = = Uso del temporizador RC interno FOSC/64 FOSC/16 FOSC/4 Uso del temporizador RC interno FOSC/32 FOSC/8 FOSC/2
Mdulo conversin A/D

(18F4520)
Mdulo conversin A/D

(18F4520) Pasos para realizar una conversin A/D.

1. Configuracin del mdulo A/D Configurar los pines analgicos y los voltajes de referencia (ADCON1) Seleccionar canal de entrada (ADCON0) Escoger el tiempo de adquisicin (ADCON2) Seleccionar el tiempo de conversin TADs (ADCON2) Habilitar el mdulo A/D (ADCON0)
Mdulo conversin A/D

(18F4520)
2. Configurar las interrupciones A/D
Borrar el bit ADIF Poner en 1el bit ADIE Poner en 1 el bit GIE.
3. Esperar a que transcurra el tiempo de adquisicin si es necesario 4. 4 Comenzar la conversin Colocando en 1 el bit GO/DONE del conversin. (ADCON0) 5. Esperar a que la conversin A/D termine. Cuando GO/DONE se pone en 0 se da una interrupcin A/D 6. leer el resultado de la conversin en (ADRESH:ADRESL) y borrar el bit ADIF si es necesario ADIF, necesario.
Mdulo conversin A/D

(18F4520)
Mdulo conversin A/D

(18F4520)
Mdulo conversin A/D

(18F4520)
Mdulo conversin A/D

(18F4520)
Temporizador Timer 0
Las caractersticas que posee el Timer0 son las siguientes: Se puede seleccionar un modo de trabajo a 8 o 16 bits Se S puede leer y escribir en l. d l ibi l Posee un pre escalador propio de 8 bits. Seleccin de fuente de reloj externa (Pin RA4 T0CKI) o interna Fosc/4 Genera una interrupcin cuando se desborda en modo de 8 o 16 bits. bits El timer 0 es controlado por el registro T0CON
Temporizador Timer 0 Reg. T0CON
Bit 7 TMR0ON: Bit de control ON/OFF del Timer0 1 = Habilita el Timer0 0 = Detiene el Timer0 Bit 6 T08BIT: Bit de seleccin de Timer0 en modo 8 bits o 16 bits 1 = Timer0 en modo 8 bits 0 = Timer0 en modo 16 bits

Bit 5 T0CS: Bit de seleccin de la fuente de reloj de Timer0. Timer0
1 = Transiciones en el pin T0CKI (RA4) 0 = Reloj interno de Instrucciones (FOSC/4)
Bit 4 T0SE: Bit de tipo de flanco para incremento de Timer0.

1 = Incremento por flanco de bajada bajada. 0 = Incremento por flanco de subida.
Bit 3 PSA: Bit de asignacin del Pre escalador g

1 = Pre escalador no asignado a Timer0. 0 = Pre escalador asignado a Timer0.

Bit 2-0 T0PS2:T0PS0: Bits de seleccin del pre escalador escalador.
111 110 101 100 011 010 001 000 = = = = = = = = 1:256 1:128 1:64 1:32 1:16 1:8 1:4 1:2
Si no se asigna preescalador a TMRO, el registro de l se incrementa cada ciclo de reloj reloj. Si el registro TMR0L es escrito, el conteo no se reanuda, reanuda hasta dos ciclos de instruccin despus. despus Si se utilizan instrucciones como:
clrf TMR0 movwf TMR0 bsf TMR0, el pre escalador es TMR0, TMR0 puesto a 0, aunque la asignacin del pre escalador no cambia.
La interrupcin de TMR0, no puede sacar al procesador de un SLEEP, ya que en este caso el oscilador interno esta parado parado.
El registro TMR0H se actualiza solo cuando se hace una lectura de TMR0L, esto con el fin de leer los 16 bits de TMR0. La L parte alta d TMR0, solo se carga en t lt de TMR0 l el registro TMR0H cuando se hace una escritura en TMR0L, esto con el fin de transferir los 16 bits a la vez
El Timer1 es un temporizador de 16 bits posee los registros TMR1H y TMR1L TMR1L. Seleccin de fuente de reloj interna o externa. Puede conectarse un oscilador en los pines de entrada de Timer1 con el fin de tener una base de tiempo precisa independiente del reloj interno. La interrupcin se genera por rebose Un evento especial del mdulo CCP lo coloca en 0 CCP,
Temporizador Timer1 Reg. T1CON

Bit 7 RD16: Modo de lectura escritura de 16bits
1 = Habilita la lectura y escritura del Timer1 en una operacin de 16 bits. 16-bits 0 = Habilita la lectura y escritura del Timer1 en p dos operaciones de 8-bits.
Cuando RD16 vale 1, la parte alta del timer 1 es transferida a TMR1H a travs de un buffer. Esto ocurre solo cuando TMR1L es ledo, as se transfieren los 16 bits al tiempo.

Para realizar una escritura de 16 bits a el Timer 1 se carga TMR1H con el valor 1, deseado y a continuacin se escribe TMR1L, en ese instante se hace la transferencia de 16 bits a la vez. Bit 6 Sin implementar Bit 5-4 T1CKPS1:T1CKPS0: Bits del pre escalador de Timer1
11 10 01 00 = = = = 1:8 1:4 1:2 1:1

Bit 3 T1OSCEN: Bit habilitador del Oscilador de Timer1. Timer1 1 = Oscilador de Timer1 habilitado 0 = Oscilador de Timer1 apagado Bit 2 T1SYNC: Sincronizacin de reloj externo con el reloj interno Cuando TMR1CS = 1: 1 = No sincronice la seal de reloj externa 0 = Sincronice la seal de reloj externa Cuando TMR1CS = 0: Se ignora, ya que se esta usando el reloj interno

Bit 1 TMR1CS: Bit de seleccin de la fuente de reloj de Timer1.
1 = Reloj externo, entrada por RC0/T1OSO/T13CKI ( / / (cuenta cada fl d flanco de d subida) 0 = Reloj Interno (FOSC/4) R l jI t
Bit 0 TMR1ON: Bit de encendido del Timer1

1 = Habilita el conteo en Timer1 0 = Detiene el conteo en Timer1
Temporizador Timer1. Oscilador

El oscilador externo para Timer1 se ubica entre los pines T1OSO y T1OSI (RC0 y RC1) El oscilador de cuarzo que se conecta a estos pines no debe exceder los 200 KHz. Los condensadores sugeridos son de 33 pF. Una alta capacitancia incrementa la estabilidad, estabilidad pero aumenta el tiempo de arranque del oscilador
El Timer2 se caracteriza por lo siguiente Un registro TMR2 de 8 bits Un registro PR2, que controla el mximo conteo de TMR2. TMR2 Un pre escalador de (1:1, 1:4, 1:16) Un post escalador (1:1 a 1:16) Se genera una interrupcin al igualarse TMR2 con PR2. TMR2 es utilizado como base de tiempo para el control del mdulo PWM
El pre escalador y el post escalador son puestos a su valor mnimo, cuando:
Se escribe en el registro TMR2. Se escribe en el registro T2CON Por P un RESET El valor de TMR2 no se pone en 0 si T2CON es modificado.

Bit 7 Sin implementar Bit 6 a 3 TOUTPS3:TOUTPS0: Timer2 Post escalador
0000 = 1:1 Post escalador 0001 = 1:2 Post escalador 12P t l d 1111 = 1:16 Post escalador 1 = Timer2 encendido 0 = Timer2 apagado
Bit 2 TMR2ON: Bit de encendido Bit 1 a 0 T2CKPS1:T2CKPS0: Timer2 Pre escalador

00 = Pre escalador en 1 01 = Pre escalador en 4 1x = Pre escalador en 16
Temporizador Timer2
El temporizador Timer3 posee las siguientes caractersticas: 16 bits de tamao, conformado por dos registros de 8 bits Uso de oscilador externo. Interrupcin por rebose del temporizador, al pasar de FFFFh a 0000h Se puede borrar por un disparo del mdulo CCP.

Bit 7 RD16: Habilita el modo de lectura escritura de 16 bits
1 = Habilita la lectura escritura del Timer3 en una operacin de 16 bits. El TMR3H, se actualiza al leer o escribir en el TMR3L 0 = Habilita la lectura escritura del Timer3 en dos operaciones de 8 bits bits.

Bit 6-3 T3CCP2:T3CCP1:Uso del Timer3 y Timer1 para trabajar con el mdulo CCPx. Ti 1 t b j l d l CCP 1x = Timer3 es la fuente de reloj para el mdulo CCP en modo captura y comparacin. d l d t i 01 = Timer3 es la fuente de reloj para el mdulo CCP2 y Timer1 es la fuente de reloj d l l f d l para el mdulo CCP1 00 = Timer1 es la fuente de reloj para el mdulo CCP en modo captura y comparacin.

Bit 5-4 T3CKPS1:T3CKPS0: Pre escalador del Timer3
11 10 01 00 = = = = 1:8 1:4 1:2 1:1
Bit 2 T3SYNC: Bit para sincronizacin de la fuente de reloj externa de Timer3.

Cuando TMR3CS = 1:
1 = No sincronice el reloj externo con el interno 0 = sincronice el reloj externo con el interno
Cuando TMR3CS = 0:
Es ignorado.

Bit 1 TMR3CS: Seleccin de la fuente de l j d Ti d reloj de Timer3 3
1 = Fuente de reloj externa proveniente del oscilador de Timer1 o del pin T1CKI 0 = Fuente de reloj interna (FOSC/4)
Bit 0 TMR3ON: Encendido de Timer3

1 = Habilita Timer3 0 = Detiene Timer3
Temporizador Timer3
Para que el reset debido al evento de disparo del mdulo CCP funcione, el TIMER3, debe estar configurado con reloj interno o externo con sincronizacin. sincronizacin El evento de disparo coloca en 0 el timer 3 pero no genera una p interrupcin.
Temporizador Timer3
Modulo CCP
El mdulo CCP1 y CCP2, constan de 1 registro de control CCPxCON y 2 registros de 8 bits auxiliares (CCPRxL y CCPRxH) para el manejo del mdulo. Los modos de trabajo son captura, comparacin y PWM. PWM Este mdulo hace uso de los temporizadores Timer1, Timer2 y Timer3
Modulo CCP
(Registro de control)
Bit 7-6 Sin implementar Bit 5-4 DCxB1:DCxB0: bit 0 y 1 de el ciclo de trabajo PWM t b j PWM, no usado en modo captura y d d t comparacin
Modulo CCP
(Registro de control)
Bit 3-0 CCPxM3:CCPxM0: Bits de seleccin del modo de trabajo
0000 = Modulo CCP apagado 0001 = Reservado 0010 = Modo compara, pulso a la salida al darse la igualdad (CCPxIF se coloca en 1) 0011 = Reservado 0100 = Moda captura, cada flanco de bajada. 0101 = Modo captura, cada flanco de subida. 0110 = Modo captura, cada 4 flancos de subida. 0111 = Modo captura cada 16 flancos de subida. captura, subida 1000 = Modo compara, coloca el pin CCP en estado alto cuando se produce la igualdad (CCPIF se coloca en 1) 1001 = Modo compara, coloca el pin CCP en estado alto al darse la igualdad (CCPIF se coloca en 1) i ld d l 1010 = Modo compara, el pin CCP no cambia, CCPIF se coloca en 1 cuando la igualdad se da. 1011 = Modo compara, se genera un evento trigger al producirse la igualdad (CCPIF se coloca en 1) i ld d l 11xx = Modo PWM
Modulo CCP
(Modo de Captura)
En modo de captura los registros CCPR1H:CCPR1L, capturan el valor de los 16 bits de los registros de TMR1 o TMR3, cuando un TMR3 evento en el pin RC2/CCP1 ocurre. Los eventos son:
Cada Cada Cada Cada flanco de bajada flanco de subida 4 flancos de subida a cos sub da 16 flancos de subida
El pin del mdulo CCPP debe ser configurado como entrada El timer 1 y 3 deben estar sincronizados con el reloj interno, si estn contando pulsos externos. Si se realiza un cambio de configuracin del modo de trabajo del mdulo CPP, se debe apagar el mdulo. Ya que si no se hace se puede generar una falsa interrupcin.
Modulo CCP
(Modo de Captura)
Modulo CCP
(Modo de Captura)
Modulo CCP
(Modo Compara)
En modo compara, los 16 bits de los registros CCPR1 o (CCPR2) son comparados constantemente con el valor de TMR1 o TMR3 TMR3. Cuando el valor de CCPRx se hace igual al de un Timer, ocurre lo siguiente en los pines RC2/CCP1 o RC1/CCP2:
Se pone en estado alto Se pone en estado bajo Ca b a Cambia de estado (Alto a Bajo o Bajo a Alto) ( to ajo ajo to) Se mantiene sin cambios
El timer 1 y 3 deben estar sincronizados con el reloj interno, si estn contando pulsos externos externos. Si se realiza un cambio de configuracin del modo de trabajo del mdulo CPP, se debe apagar el mdulo. Ya que si no se g hace se puede generar una falsa interrupcin
Modulo CCP
(Modo Compara)
Modulo CCP
(Modo Compara)
Modulo CCP
(Modo PWM)
El modo PWM, posee una resolucin de 10 bits. Al borrar el registro CCPxCON la salida del mdulo CCPxCON, PWM se pone en su estado por defecto (0). El registro Timer 2 es utilizado como base de tiempo para la operacin de este mdulo. El pos escalador de TMR2 no se utiliza. El periodo PWM esta dado por:
Periodo PWM = [PR2 + 1] * 4* TOSC*(Pre escalador TMR2)
El ciclo de trabajo o tiempo de cresta esta dado por: i l d t b j ti d t t d d

Tiempo Cresta PWM = (CCPR1L:CCP1CON<5:4>)*TOSC ( ) *(Pre escalador de TMR2)
Modulo CCP
(Modo PWM)
Modulo CCP
(Modo PWM)
Modulo CCP
(Modo PWM)
Como Configurar el mdulo PWM Seleccione el periodo de trabajo mediante el registro PR2. Seleccione el tiempo de cresta de PWM mediante el registro CCPR1L y los bits 5 y 4 de CCP1CON. Configure el pin de salida del mdulo CPP como salida. Configure el preescalador de Timer2 en el registro T2CON. T2CON Configure el mdulo CPP para modo de trabajo PWM.
Modulo CCP
(Modo PWM)
Modulo de Comunicacin serial USART

El mdulo de comunicacin serial puede ser configurado de la siguiente manera:
Sistema asncrono full duplex. Sistema sincrnico half-duplex (Maestro). Sistema sincrnico half-duplex (Esclavo). Si t i i h lf d l (E l )
El mdulo USART cuenta con dos registro de configuracin.

Registro de control de transmisin TXSTA. TXSTA Registro de control de recepcin RCSTA.
Modulo de Comunicacin serial USART (Registro TXSTA) g
Bit 7 CSRC: Seleccin de la fuente de reloj.

Modo Asncrono:
No se tiene en cuenta
Modo sincrnico:
1 = Modo maestro (reloj generado internamente por el BRG) 0 = Modo Esclavo (reloj de fuente externa)

Bit 6 TX9: Habilitador de transmisin de 9-bit. Bit 5 TXEN: Habilitacin de Transmisin Bit 4 SYNC: Seleccin del modo de trabajo USART
1 = Modo sincrnico d i i 0 = Modo asncrono 1 = Transmisin habilitada 0 = Transmisin deshabilitada 1 = 9 bits para transmitir. transmitir 0 = 8 bits para transmitir.

Bit 3 Sin implementar Bit 2 BRGH: Modo de seleccin de trabajo del Baud Rate Generator
Modo asncrono:
1 = Alta velocidad 0 = Baja velocidad
Modo Sincrnico:
No utilizado en este modo
Bit 1 TRMT Estado d l registro de corrimiento TRMT: E t d del i t d i i t

1 = TSR vaco 0 = TSR lleno
Bit 0 TX9D: Noveno bit de datos a ser transmitido
Modulo de Comunicacin serial USART (Registro RCSTA) g
Bit 7 SPEN: Habilitador de puerto serial

1 = Puerto serial habilitado 0 = Puerto serial deshabilitado
Bit 6 RX9: Habilita la recepcin de noveno bit. bit

1 = Se van a recibir 9 bits. 0 = Se van a recibir 8 bits.

Bit 5 SREN: Habilitacin de recepcin simple.
Modo asncrono:
Modo sincrnico - Maestro:

1 = Habilita una recepcin simple 0 = Deshabilita la recepcin simple. D h bilit l i i l
Modo sincrnico - Esclavo:


bit 4 CREN: Habilita la recepcin continua.
Modo asncrono:
1 = Habilita el receptor 0 = Deshabilita el receptor
Modo sincrnico:
1 = Habilita la recepcin continua, hasta que el H bilit l i ti h t l bit CREN se borre (CREN sobrescribe SREN) 0 = Deshabilita la recepcin continua continua.

bit 3 ADDEN: Habilita la deteccin de direcciones
Modo asncrono con noveno bit en 1 (RX9 = 1):
1 = Habilita la deteccin de direcciones, habilita la interrupcin y lee el buffer de recepcin cuando RSR<8> se pone en 1 0 = Deshabilita la deteccin de direcciones, todos los bytes son recibidos y el noveno bit se puede usar como bit de paridad bd l b d b d d d
bit 2 FERR: Bit de error de Encuadre

1 = Error de encuadre 0 = No hay error de encuadre 1 = Error de desborde 0 = No hay error de desborde
bit 1 OERR: Bit de error de desborde bit 0 RX9D: Noveno bit en recepcin
Modulo de Comunicacin serial USART (Tasa de transferencia)

Existen dos modos para calcular la tasa de transferencia de puerto serial USART. Modo alta y baja velocidad. USART velocidad El bit BRGH <TXSTA 2>, permite escoger el modo, mientras que el registro SPBRG contiene la tasa de transferencia escogida. En las ecuaciones X es el valor de SPBRG id E l i l l d Modo asncrono baja velocidad.
Tasa de transferencia = FOSC/(64(X+1))
Modo asncrono alta velocidad.

Modo sincrnico baja velocidad.

Modo sincrnico alta velocidad velocidad.

No aplica
Modulo de Comunicacin serial USART (Modo asncrono)

En modo asncrono el USART utiliza el estndar de no retorno a cero NRZ NRZ. Se utiliza un bit de inicio, 8 o 9 bits de datos y un bit de parada parada. El USART transmite y recibe primero el bit menos significativo El TX y RX pueden funcionar independientemente, aunque utilizan la misma tasa de transferencia. No se soporta bit de paridad por HW, aunque se p puede realizar por SW. p
Modulo de Comunicacin serial USART (Modo asncrono TX)

El registro TSR es actualizado con el valor contenido en TXREG, cuando la transferencia de datos ha finalizado; es decir cuando el bit de parada de un dato previo ha sido transmitido. transmitido TXTREG se actualiza por SW. Una vez que TXREG transfiere sus datos a TSR, queda vaco y se produce una TSR interrupcin.

La bandera TXIF se pone en 1, independiente del estado de TXIE y no puede ser borrada por SW. Solo se borra cuando un nuevo valor ha d h sido cargado en TXREG. d El bit TRMT, muestra el estado del registro de corrimiento TSR, colocndose en 1 cuando TSR esta vaco. La bandera TXIF solo se pone en 1 cuando el bit TXEN esta en 1

Para configurar la transmisin se requiere: 1. I i i li 1 Inicializar el SPBRG para la tasa de transferencia l l t d t f i deseada. Con el bit BRGH se escoge si se desea alta o baja velocidad. j 2. Habilitar el puerto seria asncrono colocando en 0 el bit SYNC y poniendo en 1 el bit SPEN. 3. Si se desean interrupciones colocar en 1 el bit TXIE. 4. Si se desea transmisin de noveno bit, colocar en 1 el bit TX9 TX9. 5. Habilitar la transmisin colocando en 1 el bit TXEN el cual colocar en 1 el bit TXIF. 6. Cargar el dato a transmitir en TXREG.
Modulo de Comunicacin serial USART (Modo asncrono RX)

Para habilitar una recepcin asncrona se requiere: 1. 1 Inicializar el SPBRG para la tasa de transferencia deseada deseada. Con el bit BRGH se escoge si se desea alta o baja velocidad. 2. Habilitar el puerto serial asncrono colocando en 0 el bit SYNC y poniendo en 1 el bit SPEN. 3. Si se desean interrupciones colocar en 1 el bit RCIE. 4. 4 Si se desea recepcin de noveno bit colocar en 1 el bit RX9 bit, RX9. 5. Habilitar la recepcin colocando el bit CREN en 1. 6. La bandera RCIF se pondr en 1 cuando la recepcin se p p complete y se generar una interrupcin si el bit RCIE fue puesto en 1. 7. 7 Leer el dato recibido del registro RCREG. RCREG

La Gama Alta de Los PIC (18F452)

Cargado por

Información del documento

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

La Gama Alta de Los PIC (18F452)

Cargado por

Copyright:

Formatos disponibles

MICROCONTROLADORES GAMA ALTA Y ARQUITECTURAS MIXTAS

Departamento de Electrnica Instrumentacin y Cont ol Control.

Terminologa utilizada en la arquitectura de procesadores

microprocesador microcontrolador mic ocont olado DSP Dispositivo Lgico Configurable

CAPITULO 4. Herramientas de programacin y simulacin

CAPITULO 6. Proyecto Final. y

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

# de Ao compuertas 1 a 10 10 a 100 100 a 1000 1K a 10K 10K a 100K >100.000

1960 1965 1970 1978 1985 1995

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

Evolucin de los Sistemas Digitales g

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Intel Pentium 4 mobile

Intel Celeron M Processor

Mobile Intel Celeron Processor

Bus Frontal de 533 MHz

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Procesadores para equipos Inalmbricas

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

STRATIX II (Alta Densidad)

Estado del Arte y Tendencias

STRATIX GX (Alta Densidad)

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Estado del Arte y Tendencias

VIRTEX 4 (FPGA) ( ) COOL RUNNER (CPLD)

Estado del Arte y Tendencias

Estado del Arte y Tendencias

Conceptos Generales de procesadores

Definicin: Es el dispositivo encargado de realizar clculos

Partes: - U id d de control. Unidad d t l

Conceptos Generales de procesadores

Conceptos Generales de procesadores

Conceptos Generales de procesadores

Conceptos Generales de procesadores

Que hace a un DSP un DSP?

Que hace a un DSP un DSP?

Diferencias entre Microcontrolador y DSP

Requerimientos HW y Operaciones Comunes

Requerimientos HW y Operaciones Comunes

Requerimientos HW y Operaciones Comunes

Requerimientos HW y Operaciones Comunes

Arquitectura Von Newman

Arquitectura Harvard Extendida o S A i H dE did Super Harvard ARChitecture (SHARC).

Arquitectura Harvard Extendida o S A i H dE did Super Harvard ARChitecture (SHARC).

Arquitectura Harvard Extendida o S A i H dE did Super Harvard ARChitecture (SHARC).

Arquitectura Von Newman Modificada.