Libro Sistemas Digitales

SISTEMAS DIGITALES
Ing. M.Sc. WILSON BALDEON
2011
LIBRO
SISTEMAS DIGITALES
MAQUINAS
SECUENCIALES
SINCRONICAS
Ing. M.Sc. Wilson Baldeon Lopez
SISTEMAS DIGITALES
2011
CAPITULO 1
INTRODUCCION A LAS MAQUINAS
SECUENCIALES SINCRONICAS
1.1 INTRODUCCION
Los sistemas digitales estn divididos en dos grandes grupos bien
diferenciados, el primero corresponde a las mquinas o circuitos
combinacionales y, el segundo a las mquinas o circuitos
secuenciales, cada grupo a su vez tiene su propia subdivisin.
Esta gran divisin obliga desde el punto de vista de la ingeniera, a
estudiar primero las tcnicas de anlisis y diseo de los circuitos
combinacionales, para luego estudiar las tcnicas de anlisis y
diseo de circuitos secuenciales.
1.2 LOS CIRCUITOS SECUENCIALES SINCRONICOS
Para iniciar el estudio de los circuitos secuenciales sincrnicos se
debe explicar en primera instancia qu hace un circuito secuencial
que no pueda hacer uno combinacional, para dar una explicacin
de esto, se toma como ejemplo un circuito combinacional simple
conformado por una sola puerta AND de dos entradas, la
caracterstica fundamental de este circuito es que su salida
depende exclusivamente solo de los valores que tengan la puerta
en sus entradas y de ninguna otra particularidad.
En la figura 1.1 se puede ver este circuito combinacional con su
tabla de verdad que ha sido creada con el simulador Electronics
Workbench.
Una de las caractersticas ms importantes de un circuito
secuencial es que sus salidas no solo dependen del valor que tienen
sus entradas en un instante determinado, sino tambin dependen
de los valores anteriores que estuvieron presentes en esas
SISTEMAS DIGITALES
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entradas, a estos valores se les suele llamar la historia pasada de

las entradas.
Figura 1.1 Circuito combinacional simple.

En los circuitos secuenciales las salidas se hacen dependientes de
la historia pasada de sus entradas mediante un camino de
retroalimentacin o feedback que va desde la salida al sistema de
entradas, esto se aclara en el grfico de la figura 1.2.
Es importante distinguir cuando un camino es de retroalimentacin
y cuando no lo es, por ejemplo en la figura 1.2, si S1 y S2 son las
salidas del sistema, entonces hay dos caminos de retroalimentacin
que para este caso se les ha denominado retroalimentacin 1 y 2
respectivamente, E1 y E2 son dos de las 4 entradas al sistema, las
4 entradas lgicamente para este circuito son las entradas de las
dos puertas NAND. Por otro lado si la nica salida del sistema fuese
S2, entonces hay un solo camino de retroalimentacin y es la que
se indica en la figura 1.3, en donde se representa el mismo circuito
de la figura 1.2 pero dibujada de una manera diferente.
En conclusin para identificar los caminos de retroalimentacin,
primero hay que determinar con precisin cuales son las entradas y
cules son las salidas del sistema que se est analizando.
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Figura 1.2 Camino de retroalimentacin o feedback.

La identificacin de los caminos de retroalimentacin es a veces un
poco confuso, si se dibuja el circuito de la figura 1.2 de otra
manera, como se ha hecho en la figura 1.3, aparentemente solo
hay un camino de realimentacin como se indica en la figura, sin
embargo, este circuito tiene dos caminos de realimentacin.
Figura 1.3 Circuito con un solo camino realimentado.
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En general un sistema controlador digital tiene varios caminos de

retroalimentacin, un modelo de bloques de un sistema de este
tipo se puede ver en la figura 1.4, el bloque superior denominado
de lgica de transformacin y mezcla de las entradas y salidas
recibe tanto las entradas del mundo exterior as como tambin las
salidas del bloque intermedio denominado elemento de memoria,
estas son las salidas retroalimentadas al sistema de entradas, el
tercer bloque se encarga de generar las salidas del sistema y se
denomina la lgica de las salidas condicionales.
Entradas
del mundo
exterior
-
. .
.
Lgica de transformacin y
mezcla de las entradas y
salidas
. . . . . . . .
Elemento de Memoria
. . . . . . . .
Lgica de las salidas

Condicionales
. . . . . . . .
Salidas al mundo
exterior
Figura 1.4 diagrama de bloques de un controlador digital.

Hay propiedades tpicas tanto para los circuitos combinacionales as
como tambin para los circuitos secuenciales, y estas pueden ser
determinadas de la figura 1.4, de cuyo diagrama de bloques se
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puede establecer dos caractersticas de los circuitos secuenciales y

son:
1. La presencia del elemento de memoria.
2. La realimentacin de la memoria a las entradas del sistema.
En tanto que los circuitos combinaciones tienen tambin dos
caractersticas y son:
1. No hay ningn elemento de memoria.
2. La ausencia de caminos de retroalimentacin.
Ejemplo 1.1: Para el diagrama de bloques del sistema que se
indica en la figura 1.5
indique cuantos caminos de
retroalimentacin existen.
Bloque 1
Bloque 2
Figura 1.5 Diagrama de bloques de un sistema.

Solucin: Hay un solo camino de realimentacin.
Ejemplo 1.2: Para el diagrama de bloques del sistema que se
indica en la figura 1.6 indique cuantos caminos de
retroalimentacin existen.
Solucin: Hay un camino de retroalimentacin.
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Bloque 1
Bloque 2
Figura 1.6 Diagrama de bloques para el ejercicio 1.2.

Para distinguir de mejor manera los caminos realimentados se
dibuja el sistema de otra manera como se indica en la figura 1.7.
Bloque 1
Bloque 2
Ejemplo 1.3: Identifique los caminos de realimentacin que tiene

el sistema que se ve en la figura 1.8.
Solucin: De la figura 1.8 se puede determinar que solo hay un
camino de realimentacin, puesto que el bloque 3 solo permite
modificar la muestra de la seal de salida al sistema de entradas.
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Bloque 1
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Bloque 2
Bloque 3

Ejemplo 1.4: Identifique los caminos de realimentacin que tiene
el sistema que se ve en la figura 1.9.
Bloque 1
Bloque 2
Bloque 4
Bloque 3
Figura 1.9 Diagrama de bloques del ejercicio 1.3.

Solucin: El sistema de la figura 1.9 tiene 2 caminos de
realimentacin, debe observarse que es el mismo del ejercicio
anterior aadido el bloque 4 que contiene un camino de
realimentacin.
Se puede resumir las caractersticas de los circuitos combinaciones
y secuenciales mediante un grfico en donde se represente la
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relacin entre las entradas y salidas, esto se puede apreciar en el

grfico de la figura 1.10. En la tabla 1.1 se resume los valores que
van tomando las entradas y la salida al transcurrir el tiempo.
Tiempo
t0
t1
t2
t3
Tabla
E1 E2 S
0
0
0
0
1
1
1
1
1
1
0
0
1.1 Valores de las entradas y salida
Las entradas E1 y E2 en un tiempo t0 reciben las entradas 00

respectivamente y el sistema genera la salida s igual a 0, este
valor de salida solo depende de las entradas presentes al tiempo
t0, luego las entradas cambian a 01 en el tiempo t1 y la salida s
tiene ahora el valor 1, que igual que antes solo depende de los
valores en las entradas presentes en ese tiempo t1, luego las
entradas cambian a 11 en el tiempo t2 y la salida s tiene ahora el
valor 1, que igual que antes solo depende de los valores en las
entradas presentes en ese tiempo t2, luego las entradas cambian a
10 en el tiempo t3 y la salida s tiene ahora el valor 0, que igual que
antes solo depende de los valores en las entradas presentes en ese
tiempo t3 y el sistema responde de esta manera en forma
indefinida, as es como se comporta un circuito combinacional, no
tiene capacidad de memoria por esta razn la salida depende solo
de los valores presentes en ese instante.
.1 1 0 0 E1
.0 1 1 0 E2
Sistema
S 0 1 1 0.
Figura 1.10 Representacin grfica de un sistema combinacional.
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En el grfico de la figura 1.11. Las entradas E1 y E2 en un tiempo

t0 reciben las entradas 00 respectivamente y el sistema genera la
salida s igual a 0, este valor de salida solo depende de las entradas
presentes al tiempo t0, luego las entradas cambian a 01 en el
tiempo t1 y la salida s tiene ahora el valor 1, que depende de los
valores de las entradas presentes (01) en ese tiempo t1 adems
de los valores anteriores que en el tiempo t0 fueron 00 en E1 y E2
respectivamente, luego las entradas cambian a 11 en el tiempo t2
y la salida s tiene ahora el valor 1, que depende de los valores de
las entradas presentes (11) en ese tiempo t2 adems de los
valores anteriores que en el tiempo t0 fueron 00 en el tiempo t1,
01 en E1 y E2 respectivamente, al tiempo t3 las entradas E1 y E2
cambian a 10 y la salida toma el valor de 0 que depende de los
valores de las entradas presentes (10) en ese tiempo t3 adems
de los valores anteriores que en el tiempo t0 fueron 00 en el
tiempo t1, 01 y en el tiempo t2 fueron en E1 y E2 respectivamente
y el sistema responde de esta manera en forma indefinida, as es
como se comporta un circuito combinacional.
.1 1 0 0 E1
.0 1 1 0 E2
Sistema
S 0 1 1 0.
Figura 1.11 Representacin grfica de un sistema secuencial.

1.3 EL ELEMENTO DE MEMORIA
Como se indic en los prrafos anteriores el elemento de memoria
es el dispositivo que le permite a un circuito secuencial almacenar
los valores pasados de las entradas, el elemento de memoria ms
simple en sistemas digitales permite almacenar un solo bit de
informacin en su salida, est construido mediante puertas lgicas
conectadas mediante un acople cruzado y toma el nombre de
celda binaria o latch.
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Tomando como base a estas celdas binarias se construyen

memorias mucho ms complejas como son los Flip-Flops y en base
a estos se construyen registros de memoria que permiten
almacenar varios bits de informacin.
1.4 LA CELDA BINARIA
Una celda binaria almacena en forma condicional un solo bit de
informacin en su salida, ya sea un 1 lgico o, un cero lgico, en la
figura 1.12 se puede ver su representacin en forma de un bloque,
tiene dos entradas, la una se denomina SET y la otra RESET, y
tiene dos salidas que se las llama Q y /Q respectivamente, en este
libro el smbolo /, representa a una variable negada, as por
ejemplo si A es una variable, entonces /A, es la negacin de esa
variable A, es decir, no A o ms apropiadamente A negada.
SET
RESET
Celda
Binaria
Q
/Q
Figura 1.12 Diagrama de una Celda Binaria.

En sistemas digitales una celda binaria se construye mediante
puertas lgicas y, dos son las estructuras, la una es una celda
binaria con puertas NAND de acople cruzado y la otra forma es
mediante compuertas NOR tambin de acople cruzado, esto se
puede ver en la figura 1.13.
Como se puede ver cada estructura tiene dos caminos de
realimentacin desde sus salidas Q y /Q hacia la entrada de la
puerta opuesta.
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Cuando la entrada SET es verdadera la salida Q se hace verdadera,

esto significa que la salida Q se pone a un uno lgico, y cuando la
entrada RESET es verdadera la salida Q se pone en su condicin de
falsa es decir a cero lgico, en resumen para almacenar un uno
lgico el SET (set implica poner a1) tiene que ser verdadero y el
RESET lgicamente falso, para resetear (resetear significa poner a
cero) o poner la salida Q a cero, la entrada RESET debe ser
verdadera y falsa la entrada SET, en la tabla 1.2 se resume la
operacin completa de una celda binaria.
a)NAND de acople cruzado
b)NOR de acople cruzado
Figura 1.13 a y b Formas de construir una celda binaria.

Las celdas binarias con puertas NAND trabajan sus entradas con
lgica negativa, en tanto que las celdas binarias con puertas NOR,
trabajan con lgica positiva.
Set
F
F
V
V
Reset
F
V
F
V
Salida Q
Q, mantiene el valor de Q
0, OPERACIN DE RESET
1, OPERACIN DE SET
No permitido
Tabla 1.2 Operacin de una celda binaria

En la tabla 1.3 se representa la operacin de una celda binaria con
puertas NAND, que como ya se dijo trabajan con lgica negativa,
esto implica que lo verdadero se representa con un cero lgico y lo
falso con un uno lgico.
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Set
Reset
Salida Q
F= 1
F= 1
F= 1
V= 0
V= 0
F= 1
1, OPERACIN DE SET
V= 0
V= 0
No permitido
Tabla 1.3 Operacin de una celda binaria con puertas NAND
En la tabla 1.4 se representa la operacin de una celda binaria con
puertas NOR, que como ya se dijo trabajan con lgica positiva, esto
implica que lo verdadero se representa con un uno lgico y lo falso
con un cero lgico.
Set
Reset
Salida Q
F= 0 F= 0
F= 0 V= 1
V= 1 F= 0
1, OPERACIN DE SET
V= 1 V= 1
No permitido
Tabla 1.4 Operacin de una celda binaria con puertas NOR.
Si se hace un anlisis cuidadoso de las tablas 1.3 y 1.4, se puede
concluir que si bien la salida Q no cambia, sin embargo las
entradas SET y RESET si cambian porque trabajan en el un caso
con lgica negativa y en el otro con lgica positiva, por lo tanto no
es lo mismo trabajar con celdas binarias con puertas NAND que con
NOR.
En resumen lo importante es no olvidar la tabla de operacin
general de una celda binaria que es la que se indica en la tabla 1.2
y acoplar esta tabla al tipo de lgica, positiva o negativa de la celda
binaria, esto se realiz para construir las tablas 1.3 que responde a
lgica negativa y 1.4 que es con lgica positiva.
Otro punto importante es tambin notar que en una celda binaria
con puertas NAND, la entrada SET est en la misma puerta que
contiene la salida Q, en cambio en una celda binaria con puertas
NOR la entrada SET est en la misma puerta que contiene la salida
/Q.
Ejemplo 1.5: Demuestre la operacin de una celda binaria con
puertas NAND.
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Solucin: Primero dibujamos la celda binaria y es como se indica

en la figura 1.14, luego escribimos las ecuaciones booleanas para
las salidas Q y /Q y finalmente construimos la tabla de verdad.
Identificamos todas las entradas y salidas que intervienen en este
sistema para lo cual dibujamos el circuito en forma de diagramas
de bloques como se indica en la figura 1.15, aqu se ve claramente
que existen 4 entradas al sistema que son: SET, RESET, Q y /Q, las
dos ltimas tambin son entradas debido a que son realimentadas
hacia el sistema de entradas, sin embargo Q y /Q son redundantes
debido a que la una es la negada de la otra y por lo tanto
podramos considerar a una sola de ellas a Q por ejemplo.
Figura 1.14 Celda Binaria con puertas NAND.

As, el sistema tiene 3 entradas SET, RESET y Q, y dos salidas Q y
/Q, como la una es el negado de la otra consideramos solo a Q, con
este anlisis en mente escribimos las ecuaciones booleanas y,
construimos la tabla de verdad, como son 3 entradas se tiene una
tabla de verdad de
filas.
SET
Q
/Q
/Q
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RESET
Figura 1.15 Diagrama de bloques de la Celda Binaria con puertas
NAND.
De la figura 1.14 se tienen dos ecuaciones:
Q= /(SET./Q) (1)
/Q=/(Q.RESET) (2)
Remplazando /Q de (2) en (1), se tiene:
Q= /(SET./(Q.RESET))
Q= /SET + (Q.RESET)
Y la tabla queda:
SET RESET Q
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
/SET
Q.RESET
1
1
1
1
0
0
0
0
Tabla 1.5 celda
0
0
0
1
0
0
0
1
Binaria con
Q= /SET +(Q.RESET)
1
1
1 operacin de
1 SET
0 operacin de
0 RESET
0
1
puertas NAND.
La tabla 1.5 se resume de mejor manera en la tabla 1.6.

SET
RESET
Q= /SET +(Q.RESET)
0
0
0
0
0
1
0
1
0
1 no
1 usado
1 operacin de
SISTEMAS DIGITALES
0
1
1
1
1
1
1
1
0
0
0
0
0
1
1
0
0
1
1
1
Tabla 1.6 Resumen
2011
SET
operacin de
RESET
operacin de
mantenimiento
de la tabla 1.5
Como se puede observar en la tabla 1.6 la salida Q se encuentra en

los dos lados de la tabla, como entrada y como salida, este
fenmeno se debe a que la salida Q que esta como entrada en la
tabla de verdad, representa el valor actual de la salida Q, es decir
antes de que se actualicen las entradas SET Y RESET, por esto se
le denomina Qn, que es la representacin del estado presente de
Q.
La Q que est como salida en la tabla de verdad representa el
estado al que va la salida Q cuando se han cambiado los valores en
las entradas SET Y RESET, por esto se le llama el estado siguiente
de Q y se la representa como Qn+1.
Entonces la salida Q de una celda binaria representa tanto al valor
actual, estado presente o Qn, como al valor siguiente o Qn+1, al
cual va la salida Q cuando se han actualizado los valores en las
entras SET y RESET, en la figura 1.16 se representa esta situacin.
Figura 1.16 Representacin de Qn y Qn+1.

En la figura 1.16 se supone que el valor o estado presente de Q, es
decir Qn es 0, y SET = 1 Y RESET = 0, con estas condiciones se
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actualizan los valores de las entradas SET y REST a 0 y 1

respectivamente por lo que Q cambia a su estado siguiente igual a
1, esto es Qn=1.
Esta nomenclatura se utiliza para construir la tabla de verdad que
se indica en la tabla 1.16.
SISTEMAS DIGITALES
SET RESET Qn
Estado presente
0
0
0
0
1
1
1
1
2011
Qn+1
Estado siguiente
0
0
1 no
1 usado
0
1
1
0
1 operacin de
1 SET
1
1
0
0
0 operacin de
0 RESET
0
1
1
0
0 operacin de
1 mantenimiento
1
1
Tabla 1.6 Resumen de la operacin de una celda
binaria con puertas NAND.
Y la ecuacin queda:
Qn+1= /SET + (Qn.RESET).
1.5 DIAGRAMA DE TIEMPO PARA SET Y RESET VERDADEROS
Para ver el fenmeno de la indeterminacin de la salida Q de una
celda binaria cuando el SET y RESET son los dos verdaderos al
mismo tiempo, se propone el diagraman de tiempo de la figura
1.18 las puertas reales tienen un retardo de propagacin, que es el
tiempo que se demora la salida de un dispositivo en responder a
cambios en sus entradas.
Para el primer caso se supone una celda binaria que trabaja con
lgica negativa y la puerta a la que se encuentra conectada la seal
RESET, tiene un retardo de propagacin de 1 unidad de tiempo
(retardo= 1 UT), y la otra puerta un retardo de propagacin de dos
unidades de tiempo (retardo= 2UT), el grafico de la celda
redibujada es como se indica en la figura 1.17.
Se supone que al tiempo t= 0, las seales SET Y RESET se hacen
verdaderas al mismo tiempo, es decir las dos caen a cero voltios o
nivel bajo, antes del tiempo t=0, Q=0 y /Q=1, as como SET=1 Y
RESET=0.
SISTEMAS DIGITALES
2011
Figura 1.17 Celda Binaria y retardos de propagacin.
SET=RESET
/Q
Figura 1.18 Diagrama de tiempo.

Para el segundo caso, la puerta a la que se encuentra conectada la
seal RESET, tiene un retardo de propagacin de 2 unidades de
tiempo (retardo= 2 UT), y la otra puerta un retardo de propagacin
de una unidad de tiempo (retardo= 1UT), el grfico de la celda
redibujada es como se indica en la figura 1.20, el diagrama de
tiempo se indica en la figura 1.19.
Se supone que al tiempo t= 0, las seales SET Y RESET se hacen
verdaderas al mismo tiempo, es decir las dos caen a cero voltios o
nivel bajo, antes del tiempo t=0, Q=0 y /Q=1, as como SET=1 Y
RESET=0.
SET=RESET
/Q
Figura 1.19 Diagrama de tiempo.
SISTEMAS DIGITALES
2011
Como se puede concluir del anlisis de los dos diagramas de

tiempo, cuando las dos entradas de una celda binaria son las dos
verdaderas, el valor que toma Q es indeterminado porque depende
del retardo de propagacin de las puertas, y los retardos de las
puertas difcilmente son iguales, es ms todava es difcil
determinar de antemano cul de las puertas tendr el mayor o
menor retardo, en definitiva el estado de Q bajo la condicin
estudiada es incierto y depende de la tecnologa de construccin de
las puertas.
Figura 1.20 Celda Binaria y retardos de propagacin.

1.6 APLICACIONES DE LAS CELDAS BINARIAS
Las celdas binarias tienen varias aplicaciones aqu se tratan tres y
son:
1. Elemento de memoria.
2. Eliminador de rebotes.
3. Implementacin de Flip-Flops.
La operacin como elemento de memoria ya se describi en las
lneas anteriores, como eliminador de rebotes se discute en este
apartado y uso en la construccin de Flip-Flops se describir con
detalle en los apartados siguientes.
1.6.1 LA CELDA BINARIA COMO ELIMINADORA DE REBOTES
SISTEMAS DIGITALES
2011
Un rebote se produce cuando se manipula un interruptor, por

ejemplo en la figura 1.21 se muestra un circuito que permite abrir
o cerrar un circuito,
El voltaje de salida es cero cuando el interruptor s, est en la
posicin indicada en le figura 1.21,
Figura 1.21 Interruptor abierto.

En la figura 1.22 se puede observar al interruptor cerrado y a la
forma de onda que se genera al cerrar el interruptor, debe
observarse que luego de unos pocos milisegundos la seal se
estabiliza en el nivel deseado, en este caso alto, a esta etapa en
donde se ha generado un tren de pulsos se llama rebote de la
seal.
a)
b)
Figura 1.21 a) tren de pulsos y b) interruptor cerrado.
SISTEMAS DIGITALES
2011
Una celda binaria se puede utilizar como un dispositivo para

eliminar los rebotes producidos por un switch, en el circuito de la
figura 1.22, si el switch est en la posicin como se indica en al
figura 1.22 a), el RESET est en un potencial alto y el SET en bajo,
por lo tanto la salida Q va a alto, se supone que es una celda
binaria con puertas NAND, para el caso de la figura 1-22 b), la
entrada SET est en alto y RESET est en bajo y por lo tanto la
salida Q va a bajo, para cualquiera de los dos casos cuando el
voltaje en el switch va a bajo u luego a alto debido al rebote , las
dos entradas van alto es decir son falsas y la celda retiene el valor
anterior, y as se mantiene hasta que la seal se estabiliza.
a)
b)
Figura 1.22 a) SET verdadero, b) RESET verdadero.
Otra forma de construir circuitos eliminadores de rebote en

mediante inversores, en la figra 1.23 se muestran dos circuitos de
este tipo.
b)
a)
Figura 1.23. Inversores conectados como eliminadores de rebote
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2011
1.7 CLASIFICACION DE LAS MAQUINAS SECUENCIALES

Los diferentes tipos de mquinas secuencias son obtenidas a partir
de la estructura general de una mquina secuencial, cuyo diagrama
de bloques se puede ver en la figura 1.24.
Entradas
del mundo
exterior
-
. .
.
Lgica de transformacin y
mezcla de las entradas y
salidas
. . . . . . . .
Elemento de Memoria
. . . . . . . .
Lgica de las salidas

Condicionales
. . . . . . . .
Salidas al mundo
exterior
Figura 1.24 Diagrama de bloques general de una mquina

secuencial sincrnica.
La diferencia entre las diferentes mquinas est en el bloque de la
lgica de salidas condicionales, funcin de que variables las salidas
al mundo exterior
SISTEMAS DIGITALES
2011
Las maquinas secuenciales sincrnicas pueden ser:

Clase
Clase
Clase
Clase
A o maquina Mealy.
B o maquina Moore.
C o maquina Moore sin decodificador de salidas.
D o memoria de Look up.
1.7.1 MAQUINA MEALY CLASE A

El diagrama general de una mquina Mealy se ve en la figura 1.25,
Entradas
del mundo
exterior
-
. .
.
Decodificador del estado

siguiente
Cdigo del estado siguiente

. . . . . . . .
Elemento de Memoria
Cdigo del Estado presente

. . . . . . . .
Decodificador de salida
e
. . . . . . . .
Salidas al mundo
exterior
SISTEMAS DIGITALES
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Figura 1.25 Diagrama de bloques de una maquina clase A o Mealy.
El decodificador de salidas tiene como entradas a las entradas del

mundo exterior as como tambin a las salidas del elemento de
memoria, que son el cdigo del estado presente de la mquina, las
salidas del decodificador de salidas (sds) son funcin de dos
variables, la una son las entras del mundo exterior (eme) y la otra
son las salidas del elemento de memoria (sem), sds
.
1.7.2 MAQUINA MOORE CLASE B
El grfico de bloques de una mquina Moore est en la figura 1.26.
Entradas
del mundo
exterior
-
. .
.

siguiente

. . . . . . . .
CLK
CLKElemento de Memoria
. . . . . . . .
Decodificador de salida
e
. . . . . . . .
Salidas al mundo
exterior
SISTEMAS DIGITALES
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Figura 1.26 Diagrama de bloques de una maquina clase B o Moore.

El decodificador de salidas tiene como entradas a las salidas del
elemento de memoria, que son el cdigo del estado presente de la
mquina, las salidas del decodificador de salidas (sds) es funcin
de una variable y es, la salida del elemento de memoria (sem),
sds
. Hay retroalimentacin desde las salidas del elemento
de memoria hacia el decodificador del estado siguiente.
1.7.3 MAQUINA MOORE SIN DECODIFICADOR DE SALIDAS
O MAQUINA CLASE C
El grfico de bloques de una mquina Clase C est en la figura
1.27.
Entradas
del mundo
exterior
-
. .
.

siguiente

. . . . . . . .
Elemento de Memoria

. . . . . . . .
Salidas al mundo
exterior
Figura 1.27 Diagrama de bloques de una maquina clase C.
SISTEMAS DIGITALES
2011
El decodificador de salidas tiene como entradas a las salidas del

mquina, las salidas del decodificador de salidas (sds) es funcin
de una variable y es, la salida del elemento de memoria (sem),
sds
. No hay retroalimentacin desde las salidas del
elemento de memoria hacia el decodificador del estado siguiente.
1.7.4 MAQUINA CLASE D
El grfico de bloques de una mquina Clase D est en la figura
1.28.
Entradas del mundo

exterior

siguiente

. . . . . . . .
Elemento de Memoria

. . . . . . . .
Salidas al mundo
exterior
Figura 1.28 Diagrama de bloques de una maquina clase D.

No hay decodificador de salidas por lo tanto las salidas del
mquina, son las salidas al mundo exterior.
1.7.5 MAQUINA CLASE E
SISTEMAS DIGITALES
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El grfico de bloques de una mquina Clase E est en la figura

1.29.
SISTEMAS DIGITALES
2011
. . . . . . .
Entradas del mundo
exterior
Elemento de Memoria

. . . . . . . .
Salidas al mundo
exterior

No hay decodificador de salidas ni decodificador de estado
siguiente, por lo tanto las salidas del elemento de memoria, que
son el cdigo del estado presente de la mquina, son las salidas al
mundo exterior.
1.8 EL FLIP FLOP
Como se explic en las secciones anteriores la celda binaria es el
elemento de memoria ms elemental que existe en sistemas
digitales, hay otro elemento de memoria que puede guardar en su
salida ya sea un uno lgico o un cero lgico pero en forma
condicional, la condicin va a depender de las entradas que pueden
ser n a este dispositivo as, como tambin de una seal que es
ampliamente utilizada en circuitos secuenciales sincrnicos y es el
reloj o Clock.
En resumen un Flip-Flop, es un dispositivo que almacena en forma
condicional un bit de informacin, su construccin se basa en una
celda binaria y posee un reloj, que es la seal que controla el
instante en el cual se realiza la operacin sobre el flip flop.
El diagrama de bloques de un Flip Flop se puede ver en la figura
1.30, como se puede notar consta de dos bloques el uno
SISTEMAS DIGITALES
2011
corresponde a la celda binaria y el otro al decodificador de SET y

RESET.
Ntese tambin que posee N entradas desde el mundo exterior a
ms de la seal de reloj.
N, Entradas del
mundo exterior
CLK
Decodificador de Set/Reset
SET
RESET
Celda binaria
/Q

Las N entradas desde el mundo exterior controlan el tipo de
operacin que se va a realizar sobre la celda binaria y el reloj
indica en qu momento se ejecuta esa accin y la velocidad a la
que trabajar el flip flop.
1.8.1 TIPOS DE FLIP FLOPS
Existen una gran variedad de flip- Flops, en realidad se podra decir
que infinitos ya que como se ver ms adelante puede crearse un
flip a la medida es decir segn las especificaciones de los usuarios.
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2011
Sin embargo existen los siguientes tipos tpicos de Flip-flops y son.

1. Flip flop tipo D.
2. Flip flop tipo T.
3. Flip flop tipo J-K.
4. Flip flop tipo S.R.
1.8.2 EL RELOJ O CLK
Un reloj es una seal de voltaje, conformada por niveles altos y
bajos alternados, como se indica en la figura 1.31, tiene una
frecuencia en Hz y un periodo en segundos.
Voltios
alto
bajo
alto
bajo
alto
bajo
alto
bajo alto
bajo
Tiempo (segundos)
Figura 1.31 El reloj.

1.8.2.1 TIPOS DE RELOJ
Existen bsicamente 4 tipos de reloj o CLK, y son los siguientes:
1.
2.
3.
4.
Verdaderos
Verdaderos
Verdaderos
Verdaderos
con
con
con
con
nivel alto.
nivel bajo.
el flanco de subida.
el flanco de bajada.
1.8.2.1.1 RELOJ VERDADERO CON NIVEL ALTO

En los Flip Flops que trabajan con relojes verdaderos con nivel alto,
la accin de almacenar un bit de informacin se realiza cuando la
seal de reloj est en el nivel alto, esto se indica en la figura 1.32,
se suele simbolizar como CLK.H, la H de High, o alto.
voltios
alto
bajo
alto
bajo
alto
bajo
alto
bajo alto
bajo
Tiempo (segundos)
Figura 1.32 El reloj verdadero con nivel alto.
SISTEMAS DIGITALES
2011
En general si un dispositivo digital trabaja con un reloj verdadero

con nivel alto, la operacin que tiene que ejecutar el dispositivo,
realizar cuando el reloj este en nivel alto, as por ejemplo, si se
trata de un contador, la accin de contar, el contador la ejecutara
cuando el reloj este en nivel alto.
1.8.2.1.1 RELOJ VERDADERO CON NIVEL BAJO
En los Flip-Flops que trabajan con relojes verdaderos con nivel
BAJO, la accin de almacenar un bit de informacin se realiza
cuando la seal de reloj est en el nivel bajo, esto se indica en la
figura 1.33, se suele simbolizar como CLK.L, la L de low, o bajo.
Voltios
alto
bajo
alto
bajo
alto
bajo
alto
bajo alto
bajo
Tiempo (segundos)
Figura 1.33 El reloj verdadero con nivel bajo.
Por ejemplo, si se trata de un contador, la accin de contar, el

contador la ejecutara cuando el reloj este en nivel bajo.
1.8.2.1.2 RELOJ VERDADERO CON EL FLANCO DE SUBIDA
En los Flip-Flops que trabajan con relojes verdaderos con el flanco
de subida, la accin de almacenar un bit de informacin se realiza
cuando la seal de reloj est haciendo su transicin de nivel bajo a
nivel alto, esto se indica en la figura 1.34, se suele simbolizar como
CLK., es decir clk punto flecha hacia arriba.
Flanco de
subida
Tiempo (segundos)
Figura 1.34 El reloj verdadero con el flanco de subida.
contador la ejecutara cuando el reloj este haciendo su transicin
desde el nivel bajo al nivel alto.
SISTEMAS DIGITALES
2011
1.8.2.1.3 RELOJ VERDADERO CON EL FLANCO DE BAJADA

En los Flip-Flops que trabajan con relojes verdaderos con el flanco
de bajada, la accin de almacenar un bit de informacin se realiza
cuando la seal de reloj est haciendo su transicin de nivel alto a
nivel bajo, esto se indica en la figura 1.35, se suele simbolizar
como CLK. , es decir clk punto flecha hacia abajo.
Flanco de
bajada
Tiempo (segundos)
Figura 1.35 El reloj verdadero con el flanco de bajada.
contador la ejecutara cuando el reloj este haciendo su transicin
desde el nivel alto al nivel bajo.
1.9 DISEO DE FLIP FLOPS
Como se explic anteriormente un Flip-Flop se disea en base a
una celda binaria, por lo tanto, HACIENDO REFERENCIA A LA
FIGURA 1.26, tres cosas se requieren para disear un Flip-Flop y
son:
1. Las especificaciones de cmo debe trabar el Flip-Flop.
2. El tipo de celda binaria (NAND o NOR).
3. El diseo del decodificador de SET y RESET.
Las especificaciones del trabajo del Flip-Flop, se pueden realizar
mediante una descripcin en palabras de cmo debe trabajar el
Flip-Flop o mediante una tabla de verdad.
La celda binaria hay que especificar, porque un tipo trabaja con
lgica positiva (NOR) y, el otro con lgica negativa (NAND).
SISTEMAS DIGITALES
2011
El diseo del decodificador de SET y RESET se realiza utilizando las

tcnicas de diseo de circuitos combinacionales es decir, mediante
una tabla de verdad, es importante notar que este decodificador es
un circuito combinacional.
1.10 EL FLIP FLOP TIPO D
Un Flip-Flop tipo D se ve en la figura 1.36, su funcin es tomar el
valor que tiene en la entrada D y transmitir a la salida Q, en otras
palabras la salida Q es igual a la entra D cuando el reloj es
verdadero.
Figura 1.36 Diagrama de bloques del Flip-Flop tipo D.

La descripcin del funcionamiento de este Flip-Flop, se resume en
la tabla 1.7. A esta tabla se le llama la tabla caracterstica de este
Flip-Flop,
CLK
Qn
Qn+1
F
F
F
F
V
V
V
V
Tabla 1.7
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
el Flip-Flop
0
1
0
1
0
0
1
1
tipo D
SISTEMAS DIGITALES
2011
Se debe observar que mientras el reloj es falso no hay cambio de

estado, por lo que Qn=Qn+1, cuando el reloj es verdadero el FlipFlop realiza la accin para la cual fue diseado y, Qn+1=D.
Ejemplo 1.6: Disee un Flip-Flop tipo D que trabaje con lgica

positiva.
Solucin: Para trabajar con lgica positiva se requiere una celda
binaria construida con puertas NOR.
Para disear el decodificador de SET y RESET se hace referencia a
la figura 1.37 que es diagrama general de un Flip-Flop,
comparamos este con el diagrama de bloques de un Flip-Flop tipo
D.
N, Entradas del
mundo exterior
CLK
SET
RESET
Celda binaria
/Q
Figura 1.37 Diagrama de bloques de un Flip-Flop.
SISTEMAS DIGITALES
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Y se tiene la figura 1.38, a partir de esta se disea el decodificador

mediante una tabla de verdad, las entradas son D y Q a aparte del
CLK, y las salidas son SET Y RESET.
Entrada D
CLK
SET
RESET
Celda binaria
/Q
Figura 1.38 Diagrama de bloques de un Flip-Flop tipo D.

CLK
F
F
F
F
V
V
V
V
D
0
0
1
1
0
0
1
1
Tabla
Qn
Qn+1
SET RESET
0
0
0
1
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
1
1
1.8 el Flip-Flop tipo D
1
0
0
SISTEMAS DIGITALES
2011
CLK D
Q
00
01 11 10
0 0
0
1
0
1
0
Mapa 1.1 Mapa de karnaught del Flip-Flop D, entrada SET.
SET= CLK.D
CLK D
Q
00
01 11 10
0 0
0
0
0
1
Mapa 1.2 Mapa de karnaught del Flip-Flop D, entrada RESET.
RESET= CLK./D
La tabla de verdad queda como se indica en la tabla 1.7, se
observa que es la misma tabla del Flip-Flop tipo D, aadida las
seales de salidas SET y RESET.
La implementacin puede verse en la figura 1.35.
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2011
Ejemplo 1.7: Disee un Flip-Flop tipo T.

Solucin: Se va a trabajar con lgica positiva. Para disear el
decodificador de SET y RESET se hace referencia a la figura 1.36
que es diagrama general de un Flip-Flop, comparamos este con el
diagrama de bloques de un Flip-Flop tipo T.
mediante una tabla de verdad, las entradas son T y Q a aparte del
CLK, y las salidas son SET Y RESET.
N, Entradas del
mundo exterior
CLK
SET
RESET
Celda binaria
/Q
SISTEMAS DIGITALES
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Entrada T
CLK
SET
RESET
Celda binaria
/Q
Figura 1.37 Diagrama de bloques de un Flip-Flop tipo T.

CLK
Qn
Qn+1
SET RESET
F
F
F
F
V
V
V
V
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
Tabla 1.8 el Flip-Flop tipo T
0
0
1
SISTEMAS DIGITALES
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CLK T
Q
00
01 11 10
0 0
0
1
0
1
Mapa 1.3 Mapa de karnaught del Flip-Flop T, entrada SET

SET= CLK.T
observa que es la misma tabla del Flip-Flop tipo T, aadida las
seales de salidas SET y RESET
CLK T
Q
00
01 11 10
0
1 0
0
1
0
Mapa 1.4 Mapa de karnaught del Flip-Flop T, entrada RESET
RESET=CLK.T.Q
En la figura 1. 333 se puede ver la implementacin de este FlipFlop.
Ejemplo 1.8: Disee un Flip-Flop tipo J-K, base su diseo en una

celda binaria con puertas NOR.
SISTEMAS DIGITALES
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Solucin: Se va a trabajar con lgica positiva. Para disear el

decodificador de SET y RESET se hace referencia a la figura 1.38
que es diagrama general de un Flip-Flop, comparamos este con el
diagrama de bloques de un Flip-Flop tipo J-K que se ve en la figura
1.39.
mediante una tabla de verdad, las entradas son: J, K y Q a aparte
del CLK, y las salidas son SET Y RESET.
N, Entradas del
mundo exterior
CLK
SET
RESET
Celda binaria
/Q

La tabla 1.9 es la versin simplificada de la tabla de verdad del
Flip-Flop J.K, porque el CLK no se incluye en la tabla, con la
finalidad de evitar tener una tabla de 16 filas.
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Entradas J y K
CLK
SET
RESET
Celda binaria
/Q
Figura 1.39 Diagrama de bloques de un Flip-Flop tipo J-K.

J
K Qn
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Qn+1 SET RESET

0
0
0
Esta
tabla
0
0
trabaja como tal

0
0
1
si y solo si el CLK
1
1
0
es verdadero, si
1
0
CLK
es
falso,
1
1
0
Qn=Qn+1
0
0
1
Tabla 1.9 el Flip-Flop tipo J-K.
SISTEMAS DIGITALES
2011
JK
Qn
00
01 11 10
0 0
0
1
1
1
0
0
Mapa 1.5 Mapa de karnaught del Flip-Flop J-K, entrada SET

SET= J.K./Qn.CLK
observa que es la misma tabla del Flip-Flop tipo T, aadida las
JK
Qn
00
01 11 10
0
0
0
1 0
1
1
0
Mapa 1.6 Mapa de karnaught del Flip-Flop J-K, entrada RESET
RESET=K.Qn.CLK
En la figura 1.40 se puede ver la implementacin de este Flip-Flop.
SISTEMAS DIGITALES
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Ejemplo 1.9: Disee un Flip-Flop denominado SN, que trabaja

segn como se indica en la tabla 1.10, base su diseo en una celda
binaria con puertas NOR.
Solucin: Se debe utilizar en el diseo celdas binarias de lgica
positiva. Para disear el decodificador de SET y RESET se hace
referencia a la figura 1.40 que es diagrama general de un Flip-Flop,
este lo transformamos en el diagrama de bloques del Flip-Flop tipo
SN que se ve en la figura 1.41, a partir de esta se disea el
decodificador mediante una tabla de verdad, las entradas son: S, N
y Q a aparte del CLK, y las salidas son SET Y RESET.
N, Entradas del
mundo exterior
CLK
SET
RESET
Celda binaria
/Q

La tabla 1.10 es la versin simplificada de la tabla de verdad del
Flip-Flop SN, porque el CLK no se incluye en la tabla, con la
finalidad de evitar tener una tabla de 16 filas, pero se debe tener la
precaucin de realizar la operacin AND con el CLK una vez que se
hayan determinado los valores booleanos de SET y RESET.
SISTEMAS DIGITALES
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Entradas S y N
CLK
SET
RESET
Celda binaria
/Q
Figura 1.41 Diagrama de bloques del Flip-Flop SN.

S
N Qn
Qn+1 SET RESET
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
1
Esta
tabla
trabaja como tal
si y solo si el CLK
es verdadero, si
CLK
es
falso,
Qn=Qn+1
Tabla 1.10 El Flip-Flop SN.
SN
Qn
00
0 0
1 0
01
1
11
1
0
10
1
0
Mapa 1.5 Mapa de karnaught para SET del Flip-Flop SN
SISTEMAS DIGITALES
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La entrada SET queda como:

SET= ((N./Qn)+ (S./Qn))
Note que hay que incluir el CLK en la ecuacin, y el resultado
queda como:
SET= ((N./Qn)+ (S./Qn)).CLK
observa que es la misma tabla del Flip-Flop tipo SN, aadida las
SN
Qn
00
0
1 0
01
11
0
1
10
0
0
Mapa 1.6 Mapa de karnaught para RESET del Flip-Flop SN,

La entrada RESET queda como:
RESET= (N./ Qn).CLK
Como hay que incluir el CLK en la ecuacin, el resultado queda
como:
RESET= (N./Qn).CLK
En la figura 1.42 se puede ver la implementacin de este Flip-Flop.
SISTEMAS DIGITALES
2011
1.11 CONVERSION DE FLIP-FLOPS

Para convertir un Flip-Flop en otro tipo de Flip-Flop es conveniente
primero hacer un diagrama de bloques que permita entender que
es lo que se quiere hacer, as, como se puede ver en la figura
1.43, se dibuja el Flip-Flop dado y a este se aade un bloque que
permite decodificar las seales de tal modo que el Flip-Flop dado se
comporta como el Flip-Flop deseado, el decodificador es un circuito
combinacional y por tanto se utiliza una tabla de verdad para su
diseo.
N Entradas
...... ..
Nuevo Flip-Flop
Decodificador de entradas
E 1 ..
En
Flip-Flop dado
CLK
/Q
Figura 1.41 Diagrama para la conversin de un Flip-Flop.

Si las n entradas del bloque decodificador de entradas se llaman
Y1..Yn, y las salidas son: E1En, la tabla de verdad para el diseo
del decodificador queda como se indica en la tabla 1.11.
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Y1
Yn
Qn
Qn+1 E1
2011
..
En
Tabla 1.11. Tabla de verdad para la conversin de Flip-Flops.
Ejemplo 1.10: Convierta el Flip-Flop D a T.

Solucin: Para disear el decodificador de entradas se hace
referencia a la figura 1.42 que es diagrama general de conversin
de un Flip-Flop.
N
Entradas
..
Nuevo Flip-Flop
E 1 ..
En
Flip-Flop dado
CLK
/Q
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2011
Para este caso el decodificador de entradas tiene una sola entrada

externa y es la T, del Flip-Flop T, adems de las entradas internas
Q y /Q y las salidas son las entradas al Flip-Flop dado que es la
seal D del Flip-Flop D, el diagrama de bloques queda como se
indica en la figura 1.43, y la tabla de verdad como se indica en la
tabla 1.12.
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T
Entrada
2011
Nuevo Flip-Flop
Flip-Flop D
CLK
/Q

T
0
0
1
1
Qn
Qn+1
0
0
0
1
1
1
0
1
1
1
0
0
Tabla. 1.12 Tabla de verdad del
decodificador.
Ntese que la seal /Q no interviene en el diseo, la tabla

representa a la operacin del Flip-Flop que se quiere obtener.
SISTEMAS DIGITALES
2011
Para llenar la columna para D, se procede de la siguiente manera

para cada fila de la tabla, as, en la primera fila, si el estado
presente Qn, para D es 0 y se quiere que el estado siguiente
(Qn+1) para D sea 0, se pregunta qu valor debe tener la entrada
D?, la respuesta es D debe valer 0, para la segunda fila, si Qn=1 y
se quiere que Qn+1=1, el valor que debe tener D es 1, y as se
procede para el resto de las filas y se tiene al final la tabla 1.12.
De la tabla 1.12, D=(/T)Q+T(/Q), y la implementacin esta en la
figura 1.44.
Figura 1.44. Flip-Flop D convertido a T.
SISTEMAS DIGITALES
2011
CAPITULO 2
DISEO Y ANALISIS DE MAQUINAS
SECUENCIALES SINCRONICAS
2.1 INTRODUCCION
Una vez que en el captulo anterior se estudiaron las celdas
binarias y los Flip-Flops que son los elementos fundamentales a
partir de los cuales se construyen las mquinas secuenciales
sincrnicas, el siguiente paso es el estudio de las tcnicas de
anlisis y diseo de las mquinas o circuitos secuenciales
sincrnicos.
Las mquinas o circuitos secuenciales sincrnicos se suelen
clasificar de la siguiente manera: generadores y detectores de
cdigo, contadores y registros y, sistemas controladores multientrada.
2.2 DISEO DE CIRCUITOS SECUENCIALES SINCRONICOS
2.2.1 INTRODUCCION
Cuando se requiere disear un circuito digital es necesario tener
alguna tcnica de diseo, as, en el caso del diseo de circuitos
combinacionales la tcnica es mediante una tabla de verdad, que
en esencia es la herramienta de diseo, en el caso de los circuitos
secuenciales una de las herramientas de diseo es el diagrama de
estados.
2.2.2 EL DIAGRAMA DE ESTADOS
Un diagrama de estados se define como, un grfico, una figura
formada por smbolos especiales, como valos y segmentos
de recta dirigidos
que describen grficamente el
comportamiento o funcionamiento de un circuito o mquina
SISTEMAS DIGITALES
2011
secuencial, en el proceso de diseo se construye primero un

diagrama de estados y luego se implementa mediante circuitera
digital ese diagrama, el anlisis es el proceso inverso, a partir de
un circuito digital se construye el diagrama de estados que como
ya se dijo describe el funcionamiento de un circuito.
En la figura 2.1 se puede apreciar un estado con las partes que lo
conforman, su smbolo es un ovalo, o a veces se suele utilizar un
circulo, en este libro se utiliza el ovalo, fsicamente o a nivel de
circuitera digital un estado es un ciclo de reloj, un estado queda
identificado por su smbolo o nombre y su cdigo, en la figura 2.1
el smbolo es a, y el cdigo es 1010, el nmero de bits del cdigo
depende del nmero de estados diferentes que contenga un
diagrama de estados, as, si hay 2 estados se requiere un bit, un
estado tendra el cdigo 0 y el otro el cdigo 1, si existen 4 estados
se necesitan dos bits, 00,01,10,11, para representar 6 estados se
requieren 3 bits y los cdigos podran ser: 000,001,010,011,
100,101 y sobraran dos, en general el numero de estados
diferentes que se pueden generar con n bits es: , en donde n es
el numero de bits, si hay 12 estados se requieren al menos 4 bits,
= 16, de las 16 posibilidades se utilizaran 12, quedando 4 libres.
Smbolo o nombre del

estado: a
Cdigo del estado:1010
Figura 2.1 Representacin de un estado.

En la figura 2.2 se ve la representacin fsica de un estado, en cada
estado una maquina debe realizar alguna accin.
voltios
Estado
Estado
Estado
Estado
Estado
Tiempo (segundos)
SISTEMAS DIGITALES
2011
Figura 2.2 Representacin fsica de un estado.

Por otro lado en la figura 2.3 se ve un diagrama de estados con sus
diferentes partes, los segmentos de rectas dirigidas indican un
cambio o paso de un estado a otro, o incluso el retorno al mismo
estado, las entradas normalmente definen cual es el estado al que
se va a cambiar desde el estado presente o estado de inters, en
cada estado tambin se puede generar una salida o un grupo de
salidas, debe notarse que el valor de las entradas definen cual
debe ser el estado siguiente, por ejemplo en la figura 2.3, estando
en el estado presente a, o estado de inters, ciertos valores de las
entradas permitirn que el siguiente estado al a, sea el b, y otros
valores de entradas en el estado a, conducirn al estado c, o
inclusive puede ser que el siguiente estado sea el mismo.
Estado presente
a, o estado de
inters.
Estradas/salidas
b
001
a
000
Estado siguiente
al estado
presente a
Estradas/salidas
Estradas/salidas
c
010
Estado b,
siguiente al
estado a
Estado c,
siguiente al
estado a
Figura 2.3 Un diagrama de estados.

En la figura 2.4, se puede observar un ejemplo de un diagrama de
estados, se suele utilizar un formato para especificar las entradas y
salidas, as, por ejemplo, si se tiene dos entradas w, z, y tres
salidas c, v, n, el formato F= entras/salidas es F= wz/cvn, o a nivel
SISTEMAS DIGITALES
2011
de bits, F= 01/110 este es el que utiliza en los diagramas de

estados como se ve en la figura 2.5.
Ejemplo 2.1: Disee un circuito secuencial sincrnico que genere
el siguiente cdigo: 00, 01, 10,11, cuando la entra x es verdadera
de lo contrario debe generar el cdigo anterior pero en sentido
inverso, es decir al revs, la seal x debe censar el sistema solo al
inicio.
Solucin: Primero es necesario siempre hacer un diagrama de
bloques que represente al sistema que se quiere disear, este
diagrama se ve en la figura 2.6.
Entrada
x
Circuito secuencial sincrnico
A
Salidas
B
CLK
Figura 2.6 Diagrama de bloques.

El diagrama de estados se construye partiendo de un estado
cualesquiera, por ejemplo el estado que se le llama a en la figura
2.7, aqu se pregunta por el valor de la entrada x, si x=1 se genera
el cdigo 00, 01, 10,11 en A y B, de lo contrario se genera el
cdigo 11, 10, 01, 00, en A y B, como se ve en la figura 2.7.
a
0/11
1/00
e
/10
b
/01
f
/00
c
/10
/01
g
/11
SISTEMAS DIGITALES
2011
Figura 2.7 Diagrama de estados para el circuito del ejercicio 2.1.

Note en la figura 2.7 que se utiliza el smbolo para indicar la
condicin no importa, es decir puede ser un1 lgico o un 0
lgico, observe que de acuerdo a las condiciones del diseo solo
debe preguntar por la entra x al inicio, de ah que en el resto de los
estados x es una condicin no importa, x= simblicamente.
Ejemplo 2.2: Disee un contador binario de tres bits.
Solucin: Primero es necesario hacer un diagrama de bloques que
represente al sistema que se quiere disear, este diagrama se ve
en la figura 2.8. Como es un contador de 3 bits, el sistema debe
tener 3 salidas que se van a llamar, x, y, z, como no hay ninguna
entrada (excepto el CLK) esta se convierte en una condicin no
importa, el diagrama de bloques se indica en la figura 2.8 y el
diagrama de estados en la 2.9.
Contador de 3 bits
X
Y
z
CLK
Figura 2.8 Diagrama de bloques.

Son ocho estados diferentes y por lo tanto se requieren 3 bits para
representar a cada estado, puesto que
, el diagrama de
estados inicia en el estado a en la figura 2.9, aqu se pregunta por
el estado de la entrada pero como no existe una entrada externa
se representa por la condicin no importa, as, en el estado a,
como no hay entradas solo se generan las salidas 000, y la
maquina va al estado b, en b no se pregunta por ninguna entrada,
se generan las salidas 001 y la mquina va al estado c, en c no hay
entradas pero se debe generara las salidas 010, as se continua con
este procedimiento hasta en forma indefinida
SISTEMAS DIGITALES
/111
/110
2011
a
/000
/101
/001
f
/100
/010
/011
d
Figura 2.9 Diagrama de estados para el circuito del ejercicio 2.2.

Ejemplo 2.3: Disee un dispositivo que obtenga el complemento a
dos de un nmero de 3 bits.
Solucin: Se crea el diagrama de bloques que se indica en la
figura 2.10, se supone que los bits a complementarse ingresan uno
a uno y con cada ciclo del reloj, y en la salida est el valor
complementado, x es la entrada y z es la salida, ahora hay que
elegir el algoritmo mediante el cual se va a obtener el
complemento a dos de un nmero, se elige el algoritmo que
examina el nmero desde el bit menos significativo, se busca el
primer uno, este se deja como esta y el resto de los bits se
complementan, as, si el nmero es 011, su complemento es 101.
Circuito que obtiene el

complemento a dos
CLK
Figura 2.10 Diagrama de bloques para el ejemplo 2.3
SISTEMAS DIGITALES
2011
En la figura 2.11 se indica el diagrama de estados, se parte de un

estado llamado a, en este se pregunta por la entrada si es 0 se
sigue un camino y si es 1 se elije otro.
a
0/0
1/1
e
1/0
0/0
1/1
0/1
0/1
1/0
0/0
figura 2.11 Diagrama de estados para el ejemplo 2.3
2.2.3 IMPLEMENTACION DE DIAGRAMAS DE ESTADOS

Para implementar un diagrama de estados se debe definir qu tipo
de mquina se va a disear, es decir una mquina:
Clase
Clase
Clase
Clase
A o maquina Mealy.
B o maquina Moore.
C o maquina Moore sin decodificador de salidas.
D o memoria de Look up.
En la seccin 1.6 se definieron las diferentes mquinas, por lo tanto

haciendo referencia a esa seccin, cada mquina tiene su propia
estructura de 3 bloques que son el decodificador de estado
siguiente, el decodificador de salidas, y el bloque de memoria que
est conformado por algn tipo de FlipFlop, as, en realidad se
debe disear dos de los 3 bloques puesto que los Flip-Flops son
SISTEMAS DIGITALES
2011
circuitos ya conocidos y lo nico que hay que hacer es elegir uno

de ellos,
los bloques que deben ser diseados son del tipo
combinacional y por ende la herramienta de diseo es la tabla de
verdad.
Ejemplo 2.4: Disee un circuito secuencial sincrnico clase B o
mquina de Moore, que genere el siguiente cdigo: 00, 01, 10,11,
cuando la entra x es verdadera de lo contrario debe generar el
cdigo anterior pero en sentido inverso, es decir al revs, la seal x
debe ser censada por el sistema solo al inicio, use Flip-Flops tipo D
para implementar el bloque de memoria.
Solucin: El diagrama de bloques es el que se indica en la figura
2.12, el diagrama de estados est indicado en la figura 2.13.
Entrada
x
siguiente
Da
Db
Dc
Elemento de Memoria
Flip-Flops tipo D
Qa
Qb
Qc
Decodificador de salidas
Salidas
A
Figura 2.12 Diagrama de bloques para el ejercicio 2.4
SISTEMAS DIGITALES
2011
Son 7 estados diferentes por lo tanto se requieren 3 Flip-Flops tipo

D, a saber, Da, Db, Dc, el mapa de estados se ve en el mapa 2.1.
a
DaDbDc
000
0/11
1/00
e
100
/10
b
001
/01
f
101
/00
c
011
/10
/01
g
110
d
010
Figura 2.13 Diagrama de estados

Da
Db
Dc
00
0 a
01
c
11
g
10
e
/11
SISTEMAS DIGITALES
2011
1 b
d
f
Mapa 2.1 Mapa de estados
De la figura 2.12, la tabla de verdad para el diseo del
decodificador de estado siguiente y de salidas es como se indica en
la tabla 2.1.
Qa Qb Qc x
Qa+1 Qb+1 Qc+1
Da
Db
Dc
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
0
0
1
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
1
1
0
0
0
0
1
1
0
0
0
0
1
0
0
0
1
1
1
1
1
1
0
0
0
0
1
0
1
1
1
1
0
0
0
0
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
1
1
0
0
0
0
1
1
0
0
0
0
Tabla 2.1 Combinaciones posibles para los decodificadores.

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Ing. M.Sc. WILSON BALDEON

Ing. M.Sc. Wilson Baldeon Lopez

Ing. M.Sc. WILSON BALDEON

Ing. M.Sc. WILSON BALDEON

entradas, a estos valores se les suele llamar la historia pasada de

Figura 1.1 Circuito combinacional simple.

Ing. M.Sc. WILSON BALDEON

Figura 1.2 Camino de retroalimentacin o feedback.

Figura 1.3 Circuito con un solo camino realimentado.

Ing. M.Sc. WILSON BALDEON

En general un sistema controlador digital tiene varios caminos de

Lgica de las salidas

Figura 1.4 diagrama de bloques de un controlador digital.

Ing. M.Sc. WILSON BALDEON

puede establecer dos caractersticas de los circuitos secuenciales y

Figura 1.5 Diagrama de bloques de un sistema.

Ing. M.Sc. WILSON BALDEON

Figura 1.6 Diagrama de bloques para el ejercicio 1.2.

Figura 1.7 Diagrama de bloques de un sistema.

Ejemplo 1.3: Identifique los caminos de realimentacin que tiene

Ing. M.Sc. WILSON BALDEON

Figura 1.8 Diagrama de bloques de un sistema.

Figura 1.9 Diagrama de bloques del ejercicio 1.3.

Ing. M.Sc. WILSON BALDEON

relacin entre las entradas y salidas, esto se puede apreciar en el

Las entradas E1 y E2 en un tiempo t0 reciben las entradas 00

Figura 1.10 Representacin grfica de un sistema combinacional.

Ing. M.Sc. WILSON BALDEON

En el grfico de la figura 1.11. Las entradas E1 y E2 en un tiempo

Figura 1.11 Representacin grfica de un sistema secuencial.

Ing. M.Sc. WILSON BALDEON

Tomando como base a estas celdas binarias se construyen

Figura 1.12 Diagrama de una Celda Binaria.

Ing. M.Sc. WILSON BALDEON

Cuando la entrada SET es verdadera la salida Q se hace verdadera,

a)NAND de acople cruzado

b)NOR de acople cruzado

Figura 1.13 a y b Formas de construir una celda binaria.

Tabla 1.2 Operacin de una celda binaria

Ing. M.Sc. WILSON BALDEON

Ing. M.Sc. WILSON BALDEON

Solucin: Primero dibujamos la celda binaria y es como se indica

Figura 1.14 Celda Binaria con puertas NAND.

Ing. M.Sc. WILSON BALDEON

La tabla 1.5 se resume de mejor manera en la tabla 1.6.

Ing. M.Sc. WILSON BALDEON

Como se puede observar en la tabla 1.6 la salida Q se encuentra en

Figura 1.16 Representacin de Qn y Qn+1.

Ing. M.Sc. WILSON BALDEON

actualizan los valores de las entradas SET y REST a 0 y 1

Ing. M.Sc. WILSON BALDEON

Ing. M.Sc. WILSON BALDEON

Figura 1.17 Celda Binaria y retardos de propagacin.

Figura 1.18 Diagrama de tiempo.

Figura 1.19 Diagrama de tiempo.

Ing. M.Sc. WILSON BALDEON

Como se puede concluir del anlisis de los dos diagramas de

Figura 1.20 Celda Binaria y retardos de propagacin.

Ing. M.Sc. WILSON BALDEON

Un rebote se produce cuando se manipula un interruptor, por

Figura 1.21 Interruptor abierto.

Ing. M.Sc. WILSON BALDEON

Una celda binaria se puede utilizar como un dispositivo para