t3 Portada Merged

PROBLEMAS
TEMA 3: CIRCUITOS
COMBINACIONALES
Considerar las funciones que aparecen a continuación. Si las implementamos en
circuitos combinacionales con puertas lógicas, ¿podrán presentar fenómenos
aleatorios estáticos? Si los puede haber, indicar cómo eliminarlos.
a) Z(A, B, C, D) = (2, 3, 6, 7, 9, 11, 13, 15), como producto de sumas.
b) Z(A, B, C, D) = (1, 6, 7, 11, 12, 13), como producto de sumas.
c) Z(A, B, C, D, E) = (1, 3, 5, 7, 9, 11, 13, 15, 20, 21, 22, 23, 28, 29, 30, 31),
como suma de productos.
d) Z(A, B, C, D) = (0, 1, 4, 5, 7, 13, 15), como suma de productos.
a) AB b) AB
00 01 11 10 00 01 11 10
CD CD
00 00 0
0 4 12 8 0 4 12 8
01 0 0 01 0 0
1 5 13 9 1 5 13 9
11 0 0 0 0 11 0 0
3 7 15 11 3 7 15 11
10 0 0 10 0
2 6 14 10 2 6 14 10
Z ൌ A ൅ Cത ∙ A
ഥ൅D
ഥ ∙ Cത ൅ D
ഥ Zൌ A൅B൅C൅D ഥ ∙ Aഥ ൅ B ൅ Cത ൅ D
ഥ ∙
ഥ ൅ Cത ∙ A
∙ A൅B ഥ൅B ഥ൅C
Luis Alberto Marqués Cuesta
Dept. de Electricidad y Electrónica
UNIVERSIDAD DE VALLADOLID
Considerar las funciones que aparecen a continuación. Si las implementamos en

circuitos combinacionales con puertas lógicas, ¿podrán presentar fenómenos
aleatorios estáticos? Si los puede haber, indicar cómo eliminarlos.
a) Z(A, B, C, D) = (2, 3, 6, 7, 9, 11, 13, 15), como producto de sumas.
b) Z(A, B, C, D) = (1, 6, 7, 11, 12, 13), como producto de sumas.
c) Z(A, B, C, D, E) = (1, 3, 5, 7, 9, 11, 13, 15, 20, 21, 22, 23, 28, 29, 30, 31),
como suma de productos.
d) Z(A, B, C, D) = (0, 1, 4, 5, 7, 13, 15), como suma de productos.
c) BC BC d) AB
00 01 11 10 00 01 11 10 00 01 11 10
DE DE CD
00 00 1 1 00 1 1
0 4 12 8 16 20 28 24 0 4 12 8
01 1 1 1 1 01 1 1 01 1 1 1
1 5 13 9 17 21 29 25 1 5 13 9
11 1 1 1 1 11 1 1 11 1 1
3 7 15 11 19 23 31 27 3 7 15 11
10 10 1 1 10
2 6 14 10 18 22 30 26 2 6 14 10
A=0 A=1
ഥE ൅ AC ൅ CE
ZൌA ഥCത ൅ BD
ZൌA
Considerar los circuitos que aparecen a continuación:
A A
B
B
Z C Z
C
D
a) Demostrar que realizan la misma función. D
b) ¿Cuál es el más económico?
c) ¿Cuál es el más rápido?
a) Circuito izquierdo: Circuito derecho:

ZൌA ഥ B൅D ൅A C൅D ഥ ZൌA ഥB ൅ Aഥ D ൅ AC ൅ AD ഥ B൅D ൅A C൅D
ഥ ൌA ഥ
P4
b) Circuito izquierdo: 2 inversores + 5 puertas de dos entradas.

Circuito derecho: 2 inversores + 4 puertas de dos entradas + 1 de cuatro entradas.
 El circuito izquierdo es más económico.
c) Circuito izquierdo (entrada D): tPD = tPD,NOT + 2tPD,OR + tPD,AND.
Circuito derecho (entradas A y D): tPD = tPD,NOT + tPD,AND + tPD,OR.
Luis Alberto Marqués Cuesta  El circuito derecho es más rápido.
Se quiere transmitir una información codificada en binario natural de
4 bits entre dos lugares alejados físicamente. Para proteger el
sistema frente a posibles errores en la transmisión de los datos se
desea añadir un bit P de paridad par, tal que el número de bits en
uno transmitidos en total (información más bit P) sea par. Diseñar por
un lado el circuito lógico que genere P en el sistema emisor y, por
otro, el que suministre la señal de error E en el receptor en caso de
que la transmisión haya sido errónea. Implementar ambos circuitos
utilizando puertas XOR.

A A
SISTEMA SISTEMA
B TRANSMISIÓN B
EMISOR C C RECEPTOR
D D
Generador P P Detector
de paridad de errores E
Dec A B C D P AB Generador de paridad:

00 01 11 10
0 0 0 0 0 0 CD
1 0 0 0 1
A
1 00 1 1
2 0 0 1 0 1 0 4 12 8
B P
3 0 0 1 1 0 01 1 1
C
4 0 1 0 0 1 1 5 13 9 D
5 0 1 0 1 0 11 1 1
6 0 1 1 0 0 3 7 15 11
7 0 1 1 1 1 Detector de errores:
10 1 1
8 1 0 0 0 1 2 6 14 10 A
9 1 0 0 1 0 B
10 1 0 1 0 0 P = ABCD C E
11 1 0 1 1 1 D
12 1 1 0 0 0 P
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0 Ventajas: Limitaciones:
- Implementación sencilla. - Sólo detecta cambios en 1 bit.
Dept. de Electricidad y Electrónica - Solución económica. - No se sabe qué bit cambia.
Realizar un circuito lógico que tenga por entradas los 4 bits de un
número expresado en binario natural y por salidas los 4 bits del
número correspondiente en código Gray. Hacer lo mismo para la
situación contraria. Implementar ambos circuitos con puertas XOR de
dos entradas.

Bin. nat. Gray

a3 A3 a) Bit A3: A3 = a3
a2 A2
a1
CONVERSOR A1 b) Bit A2: c) Bit A1:
a0 A0 a3a2 a3a2
a1a0 00 01 11 10 a1a0 00 01 11 10
ENTRADAS SALIDAS
Bin. nat. Gray
00 0
14 12
18 00 0
1 4 112 8
Dec. a3a2a1a0 A3A2A1A0
01 1
15 13
19 01 1
1 5 113 9
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1 11 3
17 15
111 11 1 3 7 15
111
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
10 2
16 14
110 10 1 2 6 14
110
4 0 1 0 0 0 1 1 0 A2 = a3a2 + a3a2 A1 = a2a1 + a2a1
5 0 1 0 1 0 1 1 1 A2 = a3a2 A1 = a2a1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0 d) Bit A0: Circuito:
8 1 0 0 0 1 1 0 0 a3a2
9 1 0 0 1 1 1 0 1 a1a0 00 01 11 10 a3 A3
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
00 0 4 12 8
A2
a2
12 1 1 0 0 1 0 1 0 01 1 1
1 5 113 1 9
13 1 1 0 1 1 0 1 1 11 A1
14 1 1 1 0 1 0 0 1 3 7 15 11
a1
15 1 1 1 1 1 0 0 0 10 1 1 6 114 110
2
Coinciden
A0 = a1a0 + a1a0 A0
Luis Alberto Marqués Cuesta a0
Dept. de Electricidad y Electrónica A0 = a1a0
Gray Bin. nat.
A3 a3 a) Bit a3: a3 = A3
A2 a2
A1
CONVERSOR a1 b) Bit a2: A3A2
A0 a0
A1A0
00 01 11 10
ENTRADAS SALIDAS
Gray Bin. nat. 00 1 1 a2 = A3A2+ A3A2
Dec. A3A2A1A0 a3a2a1a0 01 1 1 a2 = A3A2
0 0 0 0 0 0 0 0 0 11 1 1
1 0 0 0 1 0 0 0 1
2 0 0 1 1 0 0 1 0 10 1 1
3 0 0 1 0 0 0 1 1
4 0 1 1 0 0 1 0 0 c) Bit a1: A3A2
5 0 1 1 1 0 1 0 1 A1A0
00 01 11 10
6 0 1 0 1 0 1 1 0
7 0 1 0 0 0 1 1 1 00 1 1
8 1 1 0 0 1 0 0 0 01 1 1
9 1 1 0 1 1 0 0 1
10 1 1 1 1 1 0 1 0 11 1 1
11 1 1 1 0 1 0 1 1 10 1 1
12 1 0 1 0 1 1 0 0
13 1 0 1 1 1 1 0 1 a1 = A3A2A1 + A3A2A1 + A3A2A1 + A3A2A1
14 1 0 0 1 1 1 1 0 a1 = (A3A2+ A3A2)A1 + (A3A2 + A3A2)A1
15 1 0 0 0 1 1 1 1
a1 = (A3A2)A1 + (A3A2)A1
Coinciden
a1 = (A3A2)A1
Dept. de Electricidad y Electrónica a1 = A3A2A1
Gray Bin. nat. d) Bit a0: A3A2

A3 a3
A1A0
00 01 11 10
A2 a2
A1
CONVERSOR a1 00 1 1
A0 a0
01 1 1
ENTRADAS SALIDAS
Gray Bin. nat. 11 1 1
Dec. A3A2A1A0 a3a2a1a0 10 1 1
0 0 0 0 0 0 0 0 0 a0 = A3A2A1A0 + A3A2A1A0 + A3A2A1A0 + A3A2A1A0 +
1 0 0 0 1 0 0 0 1
2 0 0 1 1 0 0 1 0 + A3A2A1A0 + A3A2A1A0 + A3A2A1A0 + A3A2A1A0
3 0 0 1 0 0 0 1 1 a0 = (A3A2+A3A2) A1A0 + (A3A2+A3A2) A1A0 +
4 0 1 1 0 0 1 0 0
5 0 1 1 1 0 1 0 1 + (A3A2+A3A2) A1A0 + (A3A2+A3A2) A1A0
6 0 1 0 1 0 1 1 0 a0 = (A3A2)(A1A0+A1A0) + (A3A2)(A1A0+A1A0)
7 0 1 0 0 0 1 1 1
8 1 1 0 0 1 0 0 0 a0 = (A3A2)(A1A0) + (A3A2)(A1A0)
9 1 1 0 1 1 0 0 1 a0 = A3A2A1A0
10 1 1 1 1 1 0 1 0
11 1 1 1 0 1 0 1 1 Circuito:
12 1 0 1 0 1 1 0 0 A3 a3
13 1 0 1 1 1 1 0 1
14 1 0 0 1 1 1 1 0 a2
15 1 0 0 0 1 1 1 1 A2
a1
Coinciden A1
Luis Alberto Marqués Cuesta a0
Dept. de Electricidad y Electrónica A0
Un circuito lógico tiene cinco entradas (A, B, C, D y E) y una salida (Z).
Las entradas A, B, C, y D representan un dígito decimal en BCD,
mientras que E es una entrada de control. Cuando el control esté en 0
lógico, la salida será 0 lógico si el número BCD es par y 1 lógico si es
impar. Cuando el control esté en 1 lógico, la salida será 0 cuando la
entrada BCD sea un múltiplo de 3, siendo irrelevante en el resto de los
casos. Diseñar el circuito descrito.

 La combinación ABCD no es una cifra BCD. Control Cifra BCD Núm. Salida
 E=1 y la cifra BCD no es múltiplo de 3. Dec. E A B C D BCD Z
Simplificando como suma de productos: 0 0 0 0 0 0 0 0

AB AB
1 0 0 0 0 1 1 1
CD
00 01 11 10
CD
00 01 11 10 2 0 0 0 1 0 2 0
3 0 0 0 1 1 3 1
00  12 00  16  20  28  24
0 4 8
4 0 0 1 0 0 4 0
01 11 1 5
 13 1 9
01  17  21  29 25 Z = DE 5 0 0 1 0 1 5 1
6 0 0 1 1 0 6 0
11 13 1 7
 15  11 11 19
 23  31  27 7 0 0 1 1 1 7 1
10 2 6
 14  10 10  18 22
 30  26 8 0 1 0 0 0 8 0
E=0 E=1
9 0 1 0 0 1 9 1
10-11 0 1 0 1   
Simplificando como producto de sumas: 12-15 0 1 1    
AB AB
00 01 11 10 00 01 11 10 16 1 0 0 0 0 0 
CD CD
17 1 0 0 0 1 1 
00 00 0 4
 12 0 8
00  16  20  28  24 18 1 0 0 1 0 2 
01  13 01  17  21  29 0 25 19 1 0 0 1 1 3 0
1 5 9 Z = DE 20 1 0 1 0 0 4 
11 3 7
 15  11 11 0 19  23  31  27 21 1 0 1 0 1 5 
 14  10  18 0 22  30  26 22 1 0 1 1 0 6 0
10 02 0 6
10
23 1 0 1 1 1 7 
E=0 E=1
24 1 1 0 0 0 8 
Circuito: 25 1 1 0 0 1 9 0
D
Luis Alberto Marqués Cuesta Z 26-27 1 1 0 1   
Dept. de Electricidad y Electrónica E 28-31 1 1 1    
Diseñar un circuito digital capaz de detectar errores en los sensores del sistema
descrito en el ejercicio anterior. Implementarlo con puertas a dos niveles AND-OR.
A B C D Z E Suma de productos: AB
Dec 00 01 11 10
CD
T<T1 0 0 0 0 0 0 0
1 0 0 0 1  1 00 1
0 4 12 8
2 0 0 1 0  1
3 0 0 1 1  1 01 1 1 1 1
E ൌ Cത D ൅ B ഥB
ഥC ൅ A 1 5 13 9
4 0 1 0 0  1
5 0 1 0 1  1 11 1 1 1
6 0 1 1 0  1 3 7 15 11
7 0 1 1 1  1 10 1 1 1
2 6 14 10
T1<T<T2 8 1 0 0 0 1 0
9 1 0 0 1  1 Circuito: A
10 1 0 1 0  1 B
11 1 0 1 1  1
T2<T<T3 12 1 1 0 0 0 0 C
13 1 1 0 1  1
T3<T<T4 14 1 1 1 0 1 0 D
T>T4 15 1 1 1 1 0 0
E vale 1 en las combinaciones

irrelevantes de Z, y 0 en caso
contrario
UNIVERSIDAD DE VALLADOLID E
Diseñar un circuito digital que sea capaz de detectar temperaturas comprendidas
entre T1 y T2 por un lado, y entre T3 y T4 por otro, verificándose:
T1 < T2 < T3 < T4
Suponer que el sistema toma información a partir de 4 sensores térmicos capaces
de detectar si la temperatura es mayor que una dada. Implementar el circuito con
puertas NAND. Implementarlo con puertas NOR.
T1 T2 T3 T4 Dec A B C D Z
T 0 0 0 0 0 0 T<T1
1 0 0 0 1 
Salida Z 0 1 0 1 0 2 0 0 1 0 
3 0 0 1 1 
4 0 1 0 0 
A 0 1 1 1 1 5 0 1 0 1 
6 0 1 1 0 
7 0 1 1 1 
(sensores)
Entradas
B 0 0 1 1 1 8 1 0 0 0 1 T1<T<T2
9 1 0 0 1 
10 1 0 1 0 
C 0 0 0 1 1 11 1 0 1 1 
12 1 1 0 0 0 T2<T<T3
D 0 0 0 0 1 13 1 1 0 1 
14 1 1 1 0 1 T3<T<T4
Luis Alberto Marqués Cuesta 15 1 1 1 1 0 T>T4
A B C D Z Suma de productos: ഥ ൅ CD
ഥ
Dec Z ൌ AB
AB
0 0 0 0 0 0 00 01 11 10
1 0 0 0 1  CD ഥ
Z ൌ AB ഥ
CD
2 0 0 1 0  00  1
3 0 0 1 1  0 4 12 8
Circuito con puertas NAND:
4 0 1 0 0  01    
5 0 1 0 1  1 5 13 9
A
6 0 1 1 0  11   
7 0 1 1 1  3 7 15 11 B
8 1 0 0 0 1 10   1  Z
9 1 0 0 1  2 6 14 10 C
10 1 0 1 0  D
11 1 0 1 1  ഥ ൅ CD
Z ൌ AB ഥ
12 1 1 0 0 0
13 1 1 0 1  Producto de sumas:
14 1 1 1 0 1 AB ഥ൅C ·A·D
Zൌ B ഥ
15 1 1 1 1 0 00 01 11 10
CD
ഥ൅D
ഥ൅C ൅A
Zൌ B
00 0  0
0 4 12 8
01     Circuito con puertas NOR:

1 5 13 9
11   0  B
3 7 15 11
10    C
2 6 14 10 A Z
Luis Alberto Marqués Cuesta ഥ൅C ·A·D
Zൌ B ഥ D
Considerar el circuito que aparece a D
continuación. ¿Está bien diseñado?
C
Z
B
Análisis del circuito: Dec A B C D Z

0 0 0 0 0 1
ഥ ൅ B
Z ൌ A൅C൅D ഥ൅D
ഥ൅C ൅ A ഥ 1 0 0 0 1 0 a
2 0 0 1 0 1
ഥ
Z ൌ A൅C൅D ഥ൅C
B ഥ൅D
A ഥ 3 0 0 1 1 1
4 0 1 0 0 0 b
(a) (b) (c) 5 0 1 0 1 0 ab
6 0 1 1 0 1
ABCD: 001 10 11 7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0 c
Por tanto: 10 1 0 1 0 1
11 1 0 1 1 0 c
Z = (1, 4, 5, 9, 11, 12, 13, 15) 12 1 1 0 0 0 b
13 1 1 0 1 0 bc
14 1 1 1 0 1
Luis Alberto Marqués Cuesta 15 1 1 1 1 0 c
Z = (1, 4, 5, 9, 11, 12, 13, 15)

Diseño inicial: Diseño corregido:
AB AB
00 01 11 10 00 01 11 10
CD CD
00 0 0 00 0 0
0 4 12 8 0 4 12 8
01 0 0 0 0 01 0 0 0 0
1 5 13 9 1 5 13 9
11 0 0 11 0 0
3 7 15 11 3 7 15 11
10 10
2 6 14 10 2 6 14 10
ഥ B
Z ൌ A൅C൅D ഥ൅D
ഥ൅C A ഥ ഥ B
Z ൌ C൅D ഥ൅D
ഥ൅C A ഥ
D D
C C
Z Z
B B
A A
Analizar el siguiente circuito: A
B
A: Z(A, B, C, D) = (0, 1, 2, 3, 4, 5, 6, 7, 9, 10, 12, 13).
B: Z(A, B, C, D) = (8, 11, 14, 15). C
Z
C: Z(A, B, C, D) = (8, 11, 14, 15).
D: Z(A, B, C, D) = (0, 1, 2, 3, 4, 5, 6, 7, 9, 10, 12, 13). D
E: Las respuestas A y B son correctas.
Expresión lógica del circuito: Dec A B C D Z

Z ൌ A BCത Cത D ഥCD
B ഥ 0 0 0 0 0 1 a
1 0 0 0 1 1 ac
2 0 0 1 0 1 ad
ഥ ൅ BCത ൅ Cത D ൅ B
Z ൌ A ഥCD
ഥ 3 0 0 1 1 1 a
(a) (b) (c) (d) 4 0 1 0 0 1 ab
5 0 1 0 1 1 abc
ABCD: 0 10 01 010 6 0 1 1 0 1 a
7 0 1 1 1 1 a
Por tanto:
8 1 0 0 0 0
Z = (0, 1, 2, 3, 4, 5, 6, 7, 9, 10, 12, 13) (respuesta A) 9 1 0 0 1 1 c
10 1 0 1 0 1 d
Z = (8, 11, 14, 15) (respuesta B) 11 1 0 1 1 0
12 1 1 0 0 1 b
Las respuestas C y D son Z. 13 1 1 0 1 1 bc
14 1 1 1 0 0
Luis Alberto Marqués Cuesta 15 1 1 1 1 0
Implementar un circuito digital combinacional, lo más sencillo posible,
que tenga tres entradas A, B y C y que realice la función mayoría, es
decir, que el nivel de tensión en su salida Z coincida con el de la
mayoría de las entradas.
A: A B: A
B B
Z Z
C C
C: A D: A
B B
Z Z
C C
E: Todas las respuestas son correctas.

ABC Z Dec A B C Z
LLL L 0 000 0
L LH L 1 001 0
LHL L LÓGICA POSITIVA 2 010 0
L HH H 3 011 1
HL L L 4 100 0
HLH H 5 101 1
HH L H 6 110 1
HHH H 7 111 1
Como suma de productos: Como producto de sumas:

AB AB
00 01 11 10 00 01 11 10
C C
0 1 0 0 0 0
0 2 6 4 0 2 6 4
1 1 1 1 1 0
1 3 7 5 1 3 7 5
Z AB BC AC (Circuito A) Z A B) B C A C (Circuito B)
Z AB BC AC Z A B B C A C
AB BC AC (Circuito C) A B B C A C
Luis Alberto Marqués Cuesta (Circuito D)
Implementar un circuito digital combinacional, lo más sencillo posible,
que tenga tres entradas A, B y C y que realice la función mayoría, es
decir, que el nivel de tensión en su salida Z coincida con el de la
mayoría de las entradas.
A: A B: A
B B
Z Z
C C
C: A D: A
B B
Z Z
C C
E: Todas las respuestas son correctas.

Analizar el funcionamiento del siguiente circuito. B F
¿Presenta un fenómeno aleatorio estático cuando
C conmuta de 0 a 1? Suponer que tPD,NOT = 1 ns y E Z
C
G
que tPD,AND = tPD,OR = 2 ns. A
D
ഥCത D ൅ BC. Si B ൌ D ൌ 1 y A ൌ 0, se tiene que Z 0, 1, C, 1 ൌ C ൅ Cത

Z A, B, C, D ൌ A 
 Z presenta un fenómeno aleatorio estático de tipo 0 al cambiar C.
Supongamos que C pasa de 0 a 1: Supongamos que C pasa de 1 a 0:
1 ns 1 ns
C C
E=C E=C
G = EAD = E G=E
F = BC = C F=C
Z = F+G Z = F+G
Dept. de Electricidad y Electrónica Fenómeno aleatorio estático de tipo 0
Analizar el funcionamiento del siguiente circuito. B F

¿Presenta un fenómeno aleatorio estático cuando
C conmuta de 0 a 1? Suponer que tPD,NOT = 1 ns y E Z
C
G
que tPD,AND = tPD,OR = 2 ns. A
D
ഥCത D ൅ BC. Si B ൌ D ൌ 1 y A ൌ 0, se tiene que Z 0, 1, C, 1 ൌ C ൅ Cത

Z A, B, C, D ൌ A 
 Z presenta un fenómeno aleatorio estático de tipo 0 al cambiar C.
Supongamos que C pasa de 1 a 0:
AB
00 01 11 10 Circuito final sin fenómeno aleatorio: 1 ns
CD
00 C
B
01 1 1 E=C
11 1 1 C
G=E
A Z
10 1 1
D
F=C
ഥ Cത D ൅ BC ൅ A
ZൌA ഥ BD
Z = F+G
Dept. de Electricidad y Electrónica Fenómeno aleatorio estático de tipo 0

t3 Portada Merged

Cargado por

Información del documento

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

t3 Portada Merged

Cargado por

Copyright:

Formatos disponibles

PROBLEMAS

Considerar las funciones que aparecen a continuación. Si las implementamos en

a) Circuito izquierdo: Circuito derecho:

b) Circuito izquierdo: 2 inversores + 5 puertas de dos entradas.

Luis Alberto Marqués Cuesta

Dec A B C D P AB Generador de paridad:

Luis Alberto Marqués Cuesta

Bin. nat. Gray

Gray Bin. nat. d) Bit a0: A3A2

Luis Alberto Marqués Cuesta

Simplificando como suma de productos: 0 0 0 0 0 0 0 0

E vale 1 en las combinaciones

01     Circuito con puertas NOR:

Análisis del circuito: Dec A B C D Z

Z = (1, 4, 5, 9, 11, 12, 13, 15)

Expresión lógica del circuito: Dec A B C D Z

E: Todas las respuestas son correctas.

Como suma de productos: Como producto de sumas:

E: Todas las respuestas son correctas.

ഥCത D ൅ BC. Si B ൌ D ൌ 1 y A ൌ 0, se tiene que Z 0, 1, C, 1 ൌ C ൅ Cത

Analizar el funcionamiento del siguiente circuito. B F

ഥCത D ൅ BC. Si B ൌ D ൌ 1 y A ൌ 0, se tiene que Z 0, 1, C, 1 ൌ C ൅ Cത

También podría gustarte