TP 10 2020 TP Resuelto

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TP - 10 - 2020 - Tp resuelto
Técnicas Digitales I (Universidad Tecnológica Nacional)
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UNIVERSIDAD TECNOLOGICA NACIONAL
FACULTAD REGIONAL AVELLANEDA
DEPARTAMENTO DE ELECTRÓNICA
ASIGNATURA: Técnicas Digitales I
Curso: 2º R 15 Año: 2020
Docente: Ing.
Ayte.T.P.: Ing.
TRABAJO PRÁCTICO Nº 10
Contadores y Registros
GRUPO Nº 3
INTEGRANTES
Responsable del Informe:
1ª Entrega 1ª Devoluc 2ª Entrega 2ª Devoluc 3ª Entrega 3ª Devoluc
Fecha Aprobación_______ Firma
1) Se desea diseñar un contador BCD Exc 3 sincrónico de un digito.

a) Efectuar el diseño utilizando Flip-Flop T.
Diagrama de Estados y Transiciones

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Trabajo Practico Nº10 Comisión:

Contadores y Registros Grupo Nº
Tabla de Verdad
D C B A 𝐷∗ 𝐶∗ 𝐵∗ 𝐴∗ Z 𝑇𝐷 𝑇𝐶 𝑇𝐵 𝑇𝐴
0 0 0 0 0 X X X X X X X X X
1 0 0 0 1 X X X X X X X X X Tabla de excitación F-F T
2 0 0 1 0 X X X X X X X X X
Q 𝑄∗ T
3 0 0 1 1 0 1 0 0 0 0 1 1 1
0 0 0
4 0 1 0 0 0 1 0 1 0 0 0 0 1
0 1 1
5 0 1 0 1 0 1 1 0 0 0 0 1 1
1 0 1
6 0 1 1 0 0 1 1 1 0 0 0 0 1
1 1 0
7 0 1 1 1 1 0 0 0 0 1 1 1 1
8 1 0 0 0 1 0 0 1 0 0 0 0 1 𝑄𝑇∗ = 𝑇 ⊕ 𝑄
9 1 0 0 1 1 0 1 0 0 0 0 1 1
10 1 0 1 0 1 0 1 1 0 0 0 0 1
11 1 0 1 1 1 1 0 0 0 0 1 1 1
12 1 1 0 0 0 0 1 1 1 1 1 1 1
13 1 1 0 1 X X X X X X X X X
14 1 1 1 0 X X X X X X X X X
15 1 1 1 1 X X X X X X X X X
TD TC TB
BA 00 01 11 10 BA 00 01 11 10 BA 00 01 11 10
DC DC DC
00 X X 0 X 00 X X 1 X 00 X X 1 X
01 0 0 1 0 01 0 0 1 0 01 0 1 1 0
11 1 X X X 11 1 X X X 11 1 X X X
10 0 0 0 0 10 0 0 1 0 10 0 1 1 0
Ecuaciones
TA = 1
TB = D. C + A
TC = D. C + B. A
TD = D. C + C. B. A
̅. A
Z = D. C. B ̅
Circuito
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Facultad Regional Avellaneda
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b) Completar el diseño agregándole las señales de habilitación ET y EP, y la salida de cuenta

terminal TC.
- ET = 0 (se detiene cuenta)

- ET = 1 (habilita cuenta)
- EP = 0 (deshabilitado paralelo)
- EP = 1 (habilitado paralelo)
ET y EP se usa para expansión.
c) Modificar el diseño del punto b), agregándole para emplear Flip-Flop tipo D.

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d) Completar el diseño del punto C, agregándole los elementos circuitales necesarios para dotarlo
de carga paralela sincrónica y Reset sincrónico.

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SR = 0 resetea sincrónicamente
PE = 1 Carga paralela sincrónica

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2) Diseñar un contador binario sincrónico módulo 1193 a partir de los contadores integrados 74HC163.
Necesito 3 contadores 74HC163. El contador va a contar de 0 a 1192 estados.

𝑀𝑂𝐷𝑇𝑜𝑡 = 𝑀𝑜𝑑𝐴 . 𝑀𝑜𝑑𝐵 . 𝑀𝑜𝑑𝐶
𝑀𝑂𝐷𝑇𝑜𝑑 = 16.16.16 = 4096
La entrada ̅̅̅̅̅̅
𝐶𝐿𝑅 (activa baja) Resetea Sincronicamente
en la version 162-163.
ENT (enable T) = Habilitacion para el conteo.

ENP (enable P) = Habilitacion de conteo paralelo.
̅̅̅̅̅̅) = Carga paralelo sincr. (activa baja)

̅̅̅̅̅̅̅̅̅̅ (𝑙𝑜𝑎𝑑
𝐶𝑎𝑟𝑔𝑎𝑟
D,C,B,A (Data in) = Entrada de datos sincr.

QD,QC,QB,QA (Outputs) = Salida de estados del contador.

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1192 = 0100 1010 1000
3) Se desea simular la operación de un dado girando. Con este fin, se pide:

a) Diseñar un contador binario módulo 6 que cuente del 1 al 6 a partir de un contador binario
74HC163 aprovechando sus entradas de carga paralelo sincrónicas.
T.V
Estados C B A a b c d e f g
0 0 0 0 X X X X X X X
1 0 0 1 1 1 1 1 1 1 0
2 0 1 0 1 1 0 0 1 1 1
3 0 1 1 1 1 0 0 1 1 0
4 1 0 0 0 1 0 0 1 0 1
5 1 0 1 0 1 0 0 1 0 0
6 1 1 0 0 0 0 0 0 0 1
7 1 1 1 X X X X X X X

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Reordeno la T.V
Estados C B A a b c d e f g Número del dado

0 0 0 0 1 1 1 1 1 1 0 1
1 0 0 1 1 1 0 0 1 1 1 2
2 0 1 0 1 1 0 0 1 1 0 3
3 0 1 1 0 1 0 0 1 0 1 4
4 1 0 0 0 1 0 0 1 0 0 5
5 1 0 1 0 0 0 0 0 0 1 6
6 1 1 0 X X X X X X X -
7 1 1 1 X X X X X X X -
Como son Leds se enciende con “0”.
Mapa de Karnaught
a b c
BA 00 01 11 10 BA 00 01 11 10 BA 00 01 11 10
C C C
0 1 1 0 1 0 1 1 1 1 0 1 0 0 0
1 0 0 X X 1 1 0 X X 1 0 0 X X
d e f
BA 00 01 11 10 BA 00 01 11 10 BA 00 01 11 10
C C C
0 1 0 0 0 0 1 1 1 1 0 1 1 0 1
1 0 0 X X 1 1 0 X X 1 0 0 X X
g
BA 00 01 11 10
C
0 0 1 1 0
1 0 1 X X
𝑎 = 𝐶̅ . 𝐵̅ + 𝐶̅ . 𝐴̅
𝑏 = 𝐶̅ + 𝐴̅ 𝑎=𝑓
𝑐 = 𝐶̅ . 𝐵̅. 𝐴̅ 𝑏=𝑒
𝑑 = 𝐶̅ . 𝐵̅ . 𝐴̅ 𝑐=𝑑
𝑒 = 𝐶̅ + 𝐵̅
𝑓 = 𝐶̅ . 𝐵̅ + 𝐶̅ . 𝐴̅
𝑔=𝐴

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Circuito
El “1”
El “6”

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b) Completar el diseño agregando lo necesario para que mientras se esté presionando manualmente
un pulsador, dicho contador este contando pulsos entregados por un astable de 100KHz de frecuencia
(que no se pise diseñar) de manera que al liberar el pulsador el contador exhiba un número del 1 al 6 que
será prácticamente al azar.
Modo astable 555:

𝑡
𝐶𝑇 = 𝑇2 ∗ 100 Ciclo de trabajo
CT aprox al 50 % (en alto y bajo) 𝑅2 ≥ 𝑅1
Lo que recomienda el fabricante:
𝑅1 ≥ 1𝐾𝑜ℎ𝑚
𝑅1 + 𝑅2 ≥ 6,6 𝑀𝑜ℎ𝑚
𝐶 ≥ 500 𝑝 𝐹

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4) Un fabricante desea producir comercialmente un registro de desplazamiento de 4 bits con cuatro modos de
operación sincrónicos: desplazar a derecha, desplazar a izquierda, retener y cargar en paralelo. Tendrá además
salida paralelo y entradas serie para desplazamiento a derecha e izquierda. Se pide:
a) Proponer un circuito para ello.
Circuito:
MODOS 00 : retener
(M1 M0) 01 : desplazar a derecha
10 : desplazar a izquierda
11 : Carga paralela
Registro PIPO
Registro SISO

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Registro SISO
Retener

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b) Comparar el circuito propuesto con el circuito interno de 74LS194.

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Circuito interno
Comparación

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4 bits, 4 F-F D, sincrónico, 2 entradas de modo (S1,S2), desplazar de izquierda a derecha o de derecha a izquierda
̅̅̅̅̅ (entrada de fuerza), no depende de la señal de CLK, L.C(compuertas),
(SR - SL), 4 entradas paralelo y 4 salidas, 𝑀𝑅
y salidas con buffer.
c) Indicar como pueden conectarse tres de estos registros para formar un registro similar pero de 12 bits.
MODOS 00 : retener
(M1 M0) 01 : desplazar a derecha
10 : desplazar a izquierda
11 : Carga paralela
5) Se desea diseñar un circuito secuencial que genere en su unica salida una repeticion de la siguiente secuencia de
12 bits: 000110111001. El diseño debe asegurar que, si al encender el circuito este se encuentra en algun estado
fuera de secuencia, ingrese a la misma en la menor cantidad de pulsos de reloj posible. Se pide realizar el diseño de
dos formas distintas:
a) Usando un contador sincronico binario de modulo 16 con reset sincronico.

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b) Usando un registro de desplazamiento de 4 bits con salida paralelo empleando el esquema de la figura
siguiente.

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Secuencia
000110111001 Estado inicial, se da por única vez Adelantamos la secuencia 3 pulsos
T.V
REG 4 bits
Orden Q3 Q2 Q1 Q0 SI Binario
0 0 0 0 0 1 0
1 0 0 0 1 1 1
2 0 0 1 1 0 3
3 0 1 1 0 1 6
4 1 1 0 1 1 13
5 1 0 1 1 1 11
6 0 1 1 1 0 7
7 1 1 1 0 0 14
8 1 1 0 0 1 12
9 1 0 0 1 0 9
10 0 0 1 0 0 2
11 0 1 0 0 0 4
0 1 0 0 0 1 8
1 0 0 0 1 1 1
2 0 0 1 1 0 3
3 0 1 1 0 1 6
4 1 1 0 1 1 13
5 1 0 1 1 1 11
6 0 1 1 1 0 7
7 1 1 1 0 0 14
8 1 1 0 0 1 12
9 1 0 0 1 0 9
10 0 0 1 0 0 2
11 0 1 0 0 0 4
Reordeno la T.V
Q3 Q2 Q1 Q0 SI
0 0 0 0 1
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1 Le agrego “1” o un “0” porque la palabra se desplaza hacia la izquierda
1 1 0 1 1 (los 3 bits – Q2 Q1 Q0 -) y el bit siguiente que entraría está dentro de la
1 1 1 0 0 secuencia, y con eso nos ahorramos un pulso de CLK en incorporarse a
1 1 1 1 0 la secuencia.

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Mapa de Karnaught
Q1 Q0 00 01 11 10
Q3 Q2
00 1 1 0 0
01 0 1 0 1
11 1 1 0 0
10 1 0 1 0
SI = ̅̅̅̅
Q3. ̅̅̅̅
Q2. ̅̅̅̅
Q1 + Q3. ̅̅̅̅
Q1. ̅̅̅̅
Q0 + Q2. ̅̅̅̅
Q1. Q0 + ̅̅̅̅
Q3. Q2. Q1. ̅̅̅̅
Q0 + Q3. ̅̅̅̅
Q2. Q1. Q0
Circuito:

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6) Usando como base un registro de desplazamiento, se pide:

a) Diseñar un circuito que reciba en su entrada X y en forma sincrónica con el reloj, una serie de
bits, y que entregue en su salida Z un 1 si el bit que ingresa en ese momento es un 0 precedido por tres 1
consecutivos.
Circuito:
b) Rediseñar para el caso que la salida valga 1 cuando en el anterior periodo del reloj la entrada
fue un 0, y fue precedida por tres 1 consecutivos.
Circuito:

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7) Indicar si los contadores Johnson de modulo par:

a) Son contadores asincrónicos o sincrónicos.
b) Cuentan en un condigo cíclico.
c) Repetir ambos pasos para el caso de modulo impar.
Los contadores de modulo par son contadores sincrónicos, cuentan en un condigo cíclico.
Los contadores de modulo impar son contadores sincrónicos, no cuentan en un código cíclico.
8) Diseñar un circuito que cada vez que se presione manualmente un pulsador, genere una ráfaga de 10
pulsos a la salida con una frecuencia de 1 KHz. Suponer que no se pulsara nuevamente hasta que finalice
la ráfaga de pulsos producida por el disparo anterior.

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9)a) Implementar un contador Johnson sincrónico módulo 10, para ello dispone de un solo contador
MC14516 y la lógica adicional necesaria (preferentemente MSI). El contador sincrónico es manejado por
una señal de reloj (𝑇𝐶𝐿𝐾 ) de 10 KHz. Tener en cuenta que el ciclo de cuenta se repite indefinidamente. EL
MC14516 es un contador módulo 16 ascendente- descendente, cuya tabla de verdad y esquema se da
más abajo.
Tabla de verdad:
𝑄3 𝑄2 𝑄1 𝑄0 𝐴4 𝐴3 𝐴2 𝐴1 𝐴0
0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 1
2 0 0 1 0 0 0 0 1 1
3 0 0 1 1 0 0 1 1 1
4 0 1 0 0 0 1 1 1 1
5 0 1 0 1 1 1 1 1 1
6 0 1 1 0 1 1 1 1 0
7 0 1 1 1 1 1 1 0 0
8 1 0 0 0 1 1 0 0 0
9 1 0 0 1 1 0 0 0 0
10 1 0 1 0 X X X X X
11 1 0 1 1 X X X X X
12 1 1 0 0 X X X X X
13 1 1 0 1 X X X X X
14 1 1 1 0 X X X X X
15 1 1 1 1 X X X X X
Circuito:

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Hoja de Datos: “Uso el 74HC190 – No está el MC14516 en Proteus”

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b) Indicar cada cuanto tiempo cambia de estado el contador.
1 1
𝑇= = = 0,1 𝑚𝑠𝑒𝑔
𝐹 10𝐾𝐻𝑧
𝑇 0,1 𝑚𝑠𝑒𝑔
𝑇𝑐𝑎𝑑𝑎 𝑒𝑠𝑡𝑎𝑑𝑜 = = = 0,01 𝑚𝑠𝑒𝑔
10 10
c) Indicar cuál es la duración de un ciclo de cuenta completo.
1 1
𝑇= = = 0,1 𝑚𝑠𝑒𝑔
𝐹 10𝐾𝐻𝑧
𝐶𝑖𝑐𝑙𝑜 = 10 ∗ 𝑇 = 10 ∗ 0,1 𝑚𝑠𝑒𝑔 = 1 𝑚𝑠𝑒𝑔
Señales que no figuran en la TV:

 Reset: Reset asincrónico (pata 9)
 PE (Preset enable): Carga Paralelo
 PO,P1,P2,P3: Dato a Cargar
 Carry Out (N): Salida de cuenta terminal (TC)
 Carry In (N): Ver Tabla

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10) a) Diseñar el circuito de generador de caracteres binarios paralelos en hexadecimal. Los caracteres
hexadecimales que deben entregar el circuito a diseñar son F 0 A 3 C 6 y se repiten indefinidamente cada
24 ms. Tenga en cuenta, para el diseño, que cada uno de los caracteres sale en paralelo del circuito.
 F0A3C6 tarda en salir 24 mseg.
 Cada carácter Hexadecimal (son de 4 bits), son 6 caracteres entonces serán 6 estados 1 por cada
carácter. El módulo de mi contador secuencia sincrónico (CSS) será módulo 6.
 Usamos el 74HC160 (CSS) es módulo 10, MR asincrónico y un reloj (CLK) activa alta.
 Usamos el comparador 74LS85.
 La lógica combinacional la implementamos de dos formas con compuertas básicas y con una PAL
4H4 C.
Diagrama de estados y transiciones
Circuito
 Con el comparador de 4 bits llevamos al contador 74HC160 módulo 10 a un módulo 6, donde el

contador va a contar del estado 000 a 101.

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Tabla de verdad (para la L.C)
C B A 𝐴3 𝐴2 𝐴1 𝐴0 (Out)Hexadecimal
0 0 0 1 1 1 1 F
1 0 1 0 0 0 0 0
0 1 0 1 0 1 0 A
1 1 1 0 0 1 1 3
0 0 0 1 1 0 0 C
1 0 1 0 1 1 0 6
0 1 0 X X X X -
1 1 1 X X X X -
Mapa de Karnaught
𝐴2 𝐴1 𝐴0
BA 00 01 11 10 BA 00 01 11 10 BA 00 01 11 10
C C C
0 1 0 0 0 0 1 0 1 1 0 1 0 1 0
1 1 1 X X 1 0 1 X X 1 0 0 X X
𝐴3 =A̅
𝐴2 = C+B ̅. A
̅
𝐴1 ̅. A
= C ̅ + C. A + B
𝐴0 ̅ . B̅ . A
= C ̅ + B. A
Opción 1 (con L.C)

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Opción 2 (PAL 4H4C)
b) Indicar cuál es la frecuencia del reloj.
𝑇𝑜𝑢𝑡 = 24 𝑚𝑠 (para los 6 caracteres)

𝑇 24 𝑚𝑠
1𝑐𝑎𝑟𝑎𝑐𝑡𝑒𝑟 = = = 4 𝑚𝑠
6 6
1 1
𝐹= = = 250 𝐻𝑧
𝑇1 𝑐𝑐𝑎𝑟𝑎𝑐𝑡𝑒𝑟 4 𝑚𝑠

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11) Diseñar un con contador binario ascendente, sincrónico módulo 100, con salida de cuenta terminal e
indicador de números impares, el mismo debe funcionar en un circuito de ABS en un automóvil. Para
este fin dispone de varios contadores sincrónicos módulo 8 con entrada de ̅̅̅̅̅ 𝑀𝑅 (asincrónica), PE (carga
paralelo sincrónica) y entrada de datos (𝐷0−2 ) y se debe agregar la lógica adicional necesario.
Cuenta de 0 a 99 – 0000 0000 a 0110 0011
Circuito:

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b) Completar el diseño agregándole las señales de habilitación ET y EP, y la salida de cuenta

- ET = 0 (se detiene cuenta)

ET y EP se usa para expansión.

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Necesito 3 contadores 74HC163. El contador va a contar de 0 a 1192 estados.

ENT (enable T) = Habilitacion para el conteo.

̅̅̅̅̅̅) = Carga paralelo sincr. (activa baja)

D,C,B,A (Data in) = Entrada de datos sincr.

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Trabajo Practico Nº10 Comisión:

1192 = 0100 1010 1000

3) Se desea simular la operación de un dado girando. Con este fin, se pide:

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Estados C B A a b c d e f g Número del dado

Como son Leds se enciende con “0”.

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Modo astable 555:

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