CIRCUITOS DIGITALES NRC 7365 - 7389

DEFINICIÓN
 Es un circuito combinacional cuya salida depende de los valores actuales y
pasados de las señales de entrada.
 Este tipo de circuitos tienen lazos de realimentación, es decir salidas del
circuito que pueden actuar como entradas.
 Necesitan una señal de reloj (onda cuadrada periódica)
 Poseen lógica combinacional (determina la salida y el próximo estado)
 Tienen un elemento de memoria (mantiene la información del estado
actual)

2
 SINCRONIZACIÓN
 La sincronización del sistema esta dada por la señal de reloj (CLK) que
entra al circuito secuencial.
 El reloj define en que instantes se leen las señales de entrada.
 Define a que instante los circuitos deben cambiar.
 Convierte una señal de entrada en una señal síncrona.

Señal Síncrona (Dato + CLK) = Secuencia de bits

3
 MÁQUINA SECUENCIAL
 El comportamiento de un circuito síncrono se puede representar
mediante una máquina de estados (FSM o “Finite State Machine”).
 Una FSM se define como una secuencia de eventos en tiempos
discretos.
 No puede estar en más de un estado a la vez
 El cambio de estado se denomina transición, cambia en cada evento
(CLK) y está definido por las funciones de estado.
 Una máquina de estados tiene los siguientes elementos:
 X= Entradas
 Y= Salidas
 Z= Estados (valor de los elementos de memoria (biestable))
 δ= Funciones de estado (funciones combinacionales de entrada de los
biestables)
 λ=Funciones de salida (combinacionales)

4
 MODELO GENERAL

PROXIMO ESTADO
ESTADO ACTUAL

DECOD. DECOD.
ELEMENTO SALIDAS
ENTRADAS DE DE DE
PROXIMO SALIDA
MEMORIA
ESTADO

CLK

5
DECODIFICADORES: Próximo estado y salida

 El decodificador de próximo estado (DPE) y el decodificador de salida

(DS) son circuitos combinacionales que puede depender de las
entradas y del estado actual.

DPE DS
6
 MÁQUINA DE MOORE
 En el modelo de Moore, las salidas dependen únicamente de los
estados y no de las entradas.
 En cada flanco de reloj se produce una transición o cambio de estado.
 Las salidas están sincronizadas.
 El reset se utiliza sólo para establecer el estado inicial.
 Z=δ(X,Z)
 Y= λ(Z)

7
 MÁQUINA DE MEALY
 En el modelo de Mealy, las salidas dependen del estado y de las
entradas.
 En cada flanco de reloj se produce una transición o cambio de estado.
 Las salidas están sincronizadas.
 El reset se utiliza sólo para establecer el estado inicial.
 Z=δ(X,Z)
 Y= λ(X,Z)

8
 Resumen máquinas

D.P.E. E.M D.S.  Máquina de Mealy (Clase A)

 Igual al Modelo General

 Máquina de Moore (Clase B)

 Salidas dependen solo del
D.P.E. E.M D.S.
Estado Presente

 (Clase C)
 No tienen Decodificador de
D.P.E. E.M Salida

D.P.E: Decodificador de próximo estado

E.M: Elemento
9 de memoria
D.S: Decodificador de salida
 CELDA BÁSICA
 Un circuito lógico secuencial tiene un elemento de memoria que
almacena información que se utilizará en el futuro.
 Para almacenar un valor con lógica combinacional se utiliza la
retroalimentación (feedback).
 La salida se conecta a la entrada y se consigue que la señal se mantenga
en el tiempo.

10
 LATCH
 Los elemento memoria se forman por un conjunto de compuertas
lógicas.
 Una sola compuerta no tiene capacidad de almacenamiento, pero
varias de ellas pueden interconectarse para almacenar información.
 Un ejemplo de ello es la celda básica RS con compuertas NAND.
 El latch R-S (Reset-Set) con entrada activa a nivel bajo es un tipo de
dispositivo lógico biestable compuestos de dos compuertas Nand.
 El latch S-R (Set-Reset) con entrada activa a nivel alto es un tipo de
dispositivo lógico biestable compuestos de dos compuertas Nor.
 El funcionamiento del latch se deriva de la compuerta Nor.
 Si una de las entradas se mantiene a cero, la salida será la inversa de la
otra entrada.

11
 Latch SR

Información y gráficas tomadas del libro de Sistemas Digitales de

12
Ronald J. Tocci
 FLIP FLOP (FF)
 Llamado también biestable, es el elemento de memoria más importante.
 Es un multivibrador capaz de permanecer en uno de dos estados posibles
durante un tiempo indefinido.
 Está formado por un conjunto de compuertas lógicas.
 Para producir estos flip flops (FF) se utilizan varios arreglos distintos de
compuertas.
 Asíncronos: solamente tienen entradas de control.
 Síncronos: tienen entradas de control y una entrada de sincronismo o reloj.
 La entrada de sincronismo (CLK) puede ser activada por nivel (alto/bajo) o
por flanco (ascendente/descendente)
 Los biestables síncronos activados por flanco (flip-flop) se crearon para
eliminar las deficiencias de los latches (biestables asícronos activados por
nivel)
Información y gráficas tomadas del libro de Sistemas Digitales de
13
Ronald J. Tocci
 FLIP FLOP TIPO SR
 Es un biestable Set-
Reset sincronizado por
reloj (flanco ascendente
o descendente).

Información y gráficas tomadas del libro de Sistemas Digitales de

14
Ronald J. Tocci
 FLIP FLOP TIPO SR: Diseño interno
 Este flip-flop S-R contiene tres partes:
 Un latch de compuerta Nand básico
 Un circuito de conducción de pulso formado por las compuertas Nand
 Un circuito detector de flancos

Información y gráficas tomadas del libro de Sistemas Digitales de

15
Ronald J. Tocci
 FLIP FLOP TIPO SR: Detector de flancos

 Detectores de flancos utilizados en FF disparados por flanco.

 La duración del pulso de reloj es generalmente entre 2 y 5ns
 Figura a) Flanco positivo
 Figura b) Flanco negativo

Información y gráficas tomadas del libro de Sistemas Digitales de

16
Ronald J. Tocci
 FLIP FLOP TIPO JK

 Es un biestable Set-
Reset sincronizado por
reloj (flanco ascendente
o descendente).

Información y gráficas tomadas del libro de Sistemas Digitales de

17
Ronald J. Tocci
 FLIP FLOP TIPO JK: Diseño interno
 Este flip-flop J-K contiene tres partes:
 Un latch de compuerta Nand básico
 Un circuito de conducción de pulso formado por las compuertas Nand
 Un circuito detector de flancos
 Las salidas Q y Q´ se realimentan a las entradas (compuertas Nand)

Información y gráficas tomadas del libro de Sistemas Digitales de

18
Ronald J. Tocci
 FLIP FLOP TIPO D

 Es un biestable que tiene una sola

entrada de control sincrónica D
(Dato). La salida Q cambiará al
mismo estado que este presente en
la entrada cuando ocurra un flanco
positivo de reloj.
 El nivel presente en D se almacenará
en el FF cuando haya un flanco
positivo.

IMPLEMENTACIÓN

Información y gráficas tomadas del libro de Sistemas Digitales de

19
Ronald J. Tocci
 FLIP FLOP TIPO D: Datos en paralelo

 La salida Q es idéntica a D solo

en ciertos intervalos de tiempo
definidos con precisión.
 Una aplicación de los FF tipo D
es la transferencia de datos
binarios paralelos que se
producirá al momento de
aplicar un pulso en transferir.

Información y gráficas tomadas del libro de Sistemas Digitales de

20
Ronald J. Tocci
 LATCH D: Latch transparente

 El latch D tiene un diseño similar a FF tipo D pero no tiene el detector de flancos

por lo que su operación es un poco distinta.
 La entrada común para las compuertas de dirección se llama habilitación
(enable) y se la usa en lugar de la entrada de reloj.

Información y gráficas tomadas del libro de Sistemas Digitales de

21
Ronald J. Tocci
 LATCH D: Latch transparente

 Cuando la entrada de habilitación está en alto la salida Q sigue a la entrada D.

 Cuando la habilitación está en bajo, la salida Q mantiene el estado anterior.

Información y gráficas tomadas del libro de Sistemas Digitales de

22
Ronald J. Tocci
D Latch vs D Flip-flop

23
 ENTRADAS ASINCRÓNICAS
 Para los FF sincronizados por reloj que se ha revisado, las entradas S, R, J, K, D
son entradas de control sincrónicas.
 Sin embargo, la mayoría de FF sincronizados por reloj también tienen una o más
entradas asincrónicas.
 Estas entradas pueden usarse para establecer el FF al estado “1” Set o borrar el
FF al estado “0” Reset.
 Las entradas asincrónicas son predominantes y pueden ignorar las entradas
sincrónicas.
 Las entradas PRESET y CLEAR son activadas en bajo

Información y gráficas tomadas del libro de Sistemas Digitales de

24
Ronald J. Tocci
 DESIGNACIÓN ENTRADAS ASINCRÓNICAS

 Las designaciones más

comunes para las
entradas asincrónicas son
PRE (abv de PRESET) y
CLR (abv. de CLEAR).
 El circuito de la figura es
un FF J-K que responde a
un flanco negativo y con
entradas asíncronas
activas en bajo.
 Las barra superior de la
señal de reloj (𝐶𝐿𝐾)
indica que se aciva en
flanco descendente al
igual que la burbuja de la
entrada en el diagrama
del componente.
Información y gráficas tomadas del libro de Sistemas Digitales de
25
Ronald J. Tocci
 DIVISIÓN Y CONTEO DE FRECUENCIA
 La figura muestra el
esquema de un contador
asincrónico basado en FFs
JK.
 Las entradas de control
JK están conectadas a
VCC, y de acuerdo a la
tabla de verdad la salida
complementa el estado
anterior.
 A la salida cada FF divide
la frecuencia de su
entrada por 2, como se
aprecia en el diagrama de
tiempos.
 Este circuito opera
también como contador
binario módulo 8.

Información y gráficas tomadas del libro de Sistemas Digitales de

26
Ronald J. Tocci
 DIAGRAMA DE TRANSICIÓN DE ESTADOS
 Cada circulo representa un
posible estado.
 Cada flecha representa la
ocurrencia de un pulso de
reloj.
 Siempre es posible ver que
estado está antes y después
de un estado dado.
 El contador de la figura tiene
23 =8 estados distintos. A
este contador se le
denomina contador módulo
8 (MOD-8).
 Si se agregara otro FF se
tendría un total de 16
estados. A este se le llamaría
contador MOD-16.
Información y gráficas tomadas del libro de Sistemas Digitales de
27
Ronald J. Tocci
CONTADOR BCD DE 4 BITS

28
CONTADOR ASINCRÓNICO BINARIO DE 4
BITS DESCENDENTE

29
CONTADOR ASINCRÓNICO BINARIO DE 4
BITS ASCENDENTE/DESCENDENTE

30
CONTADOR ASINCRÓNICO BINARIO DE 4
BITS ASCENDENTE/DESCENDENTE

31
 CONTADOR SINCRÓNICO BINARIO DE 4
BITS ASCENDENTE
 Los problemas que se encuentran
en los contadores asincrónicos
son ocasionados por los retrasos
de propagación acumulados en
los FF, al no cambiar de estado
todos al mismo tiempo. Esto
puede resolverse con el uso de los
contadores en paralelo o
síncronos en los cuales todos los
FFs se disparan al mismo tiempo
(en paralelo) mediante los pulsos
de entrada de reloj.

Información y gráficas tomadas del libro de Sistemas Digitales de 32

Ronald J. Tocci
 CONTADOR SINCRÓNICO BINARIO CON
MÓDULO <2N

 Si no se agregase un circuito
combinacional adicional a este
contador de 3 FFs sería un contador
MOD-8, es decir contaría del 0 al 7.
 En este ejemplo se tiene un
contador MOD-6 que se reiniciará al
llegar el conteo a 6 (110).
 La salida de la compuerta NAND se
conecta a las entradas CLR
asíncronas de cada FF. Mientras que
la salida de la compuerta esté en
ALTO no tendrá efecto sobre el
contador. Pero cuando cambie a
BAJO borrará todos los FFs, lo cual
provocará que el contador cambie
de inmediato al estado 000.

Información y gráficas tomadas del libro de Sistemas Digitales de 33

Ronald J. Tocci
 CONTADOR SINCRÓNICO
ASCENDENTE/DESCENDENTE

Información y gráficas tomadas del libro de Sistemas Digitales de 34

Ronald J. Tocci
 CONTADOR SINCRÓNICO DE CIRCUITO
INTEGRADO
 La figura muestra el símbolo lógico y la tabla de funciones
para la serie 74ALS160 a 74ALS163 de contadores de CI. Estos
contadores de cuatro bits tienen sus salidas etiquetadas
como QD, QC, QB, QA, en donde QA es el LSB y QD es el
MSB. Están sincronizados mediante una señal de reloj en
flanco positivo. El contador 74ALS161 es un contadores
binarios MOD-16 con una entrada para limpiar asíncrona. Esto
significa que tan pronto como CLR cambie a BAJO la salida
del contador se restablecerá a 0000. Posee una entrada
cargar activada en BAJO para inicializar el conteo según el
valor de las entradas A,B,C,D.

Información y gráficas tomadas del libro de Sistemas Digitales de

35
Ronald J. Tocci
 CONTADOR SINCRÓNICO DE CIRCUITO
INTEGRADO
 En este ejemplo se asume
que las entradas DCBA
tienen un valor FIJO DE
1100.

Información y gráficas tomadas del libro de Sistemas Digitales de

36
Ronald J. Tocci
 CONTADOR SINCRÓNICO DE CIRCUITO
INTEGRADO EN CASCADA
 En este ejemplo se muestra la conexión en cascada de contadores síncronos para formar un
contador de 8 bits que puede ampliarse a más. Las entradas y salidas del contador de la
derecha (etapa 2) son de mayor orden. La salida RCO de la primera etapa se activa cuando el
contador llega a su último estado (1111) y la entrada ENT está en alto. De esta manera habilita
la siguiente etapa (2) a través de la señal TC1 conectada a la entrada ENT de la segunda etapa.

Información y gráficas tomadas del libro de Sistemas Digitales de

37
Ronald J. Tocci
 DISEÑO DE UN CONTADOR SÍNCRONO
CON FF JK
 El proceso de diseñar un contador síncrono se convierte en el proceso de diseñar los circuitos
lógicos que decodifiquen los diversos estados del contador para suministrar los niveles lógicos
apropiados a cada entrada J y K en el tiempo correcto. Las entradas para estos circuitos
decodificadores provendrán de las salidas de uno o más FFs.
 Imaginemos que se quiere un conteo que no siga la secuencia natural sino que pueda cambiar de
manera arbitraria. Para ello se debe analizar como forzar la transición entre diferentes estados. A
continuación se muestra la tabla de excitación de los FF JKs necesario para el diseño de contadores
sincrónicos.

Información y gráficas tomadas del libro de Sistemas Digitales de

38
Ronald J. Tocci
 PROCEDIMIENTO DE DISEÑO (1)
 1. Determine el número deseado de flip flops  3. Utilice el diagrama de transición de
estados para prepara una tabla que liste los
y la secuencia deseada. Por ejemplo un estados presente y sus estado siguientes.
contador de 3 bits que obedezca al diagrama
de estados de la figura, en la cual no se
incluye los estados 101, 110, 111 (indeseables).
 2. Dibuje el diagrama de transición de
estados que muestre todos los estados
posibles.

 4. Añada una columna a cada entrada para

cada entrada JK. Para cada estado presente
indique los niveles requeridos en cada
entrada JK para poder producir la transición
al estado siguiente.
 5. Obtenga las funciones lógicas para cada
entrada J K de cada flip flop y simplifique a
su mínima expresión.

Información y gráficas tomadas del libro de Sistemas Digitales de

39
Ronald J. Tocci
 PROCEDIMIENTO DE DISEÑO (2)
 Se debe considerar cada una de las salidas
JA, KA, JB, KB, JC, KC como una salida de
su propio circuito analizando los estados
presente.

 En cuanto a KA es fácilmente visible que es

igual a 1, KA=1.

Información y gráficas tomadas del libro de Sistemas Digitales de

40
Ronald J. Tocci
 PROCEDIMIENTO DE DISEÑO (3)

 6. Diseñe los circuitos lógicos necesarios para generar los niveles requeridos en las entradas
JK.

Información y gráficas tomadas del libro de Sistemas Digitales de

41
Ronald J. Tocci
DISEÑO DE MAQUINAS DE ESTADO

D.P.E. E.M D.S.

D.P.E. E.M D.S.

D.P.E: Decodificador de próximo estado

E.M: Elemento
42 de memoria
D.S: Decodificador de salida
 DIAGRAMA DE ESTADOS

 La figura muestra un diagrama que contiene

tres estados: S0, S1 , Si.
 Cada estado está representado por un círculo
con su respectiva etiqueta.
 Este diagrama muestra también las entradas y
salidas digitales del sistema.
 En rojo está la entrada de cada estado y en
negro su salida.
 Por ejemplo si el sistema está en el estado S0 y
a entrada es “0”, el sistema permanece en S0.
Por el contrario, si la entrada es “1”, hay un
cambio de estado a S1.

43
 EJEMPLO DE DISEÑO

M1

M2
IN QB QA B A LD
0 0 0 0 0 1
0 0 1 0 1 1
0 1 0 1 0 1
0 1 1 1 1 1
1 0 0 0 1 0
1 0 1 1 0 0
1 1 0 1 1 0
1 1 1 0 0 1 LD=
44 (IN´+QB.QA)´
 EJEMPLO DE DISEÑO 2
Implementar utilizando un contador 74LS161 la siguiente FSM (Finite State
Machine) que tiene 4 estados st0, st1, st2, st3. La máquina tiene 2 entradas A y B
y una sola salida Q1.
Responda la siguiente pregunta:
¿Es esta una máquina de Mealy o de Moore?

45
REGISTRO DE DESPLAZAMIENTO

 Los registros pueden clasificarse de acuerdo con la forma de

introducir los datos en el registro para su almacenamiento y la
manera en que salen los datos de salida desde el registro.

 1. Entrada en paralelo/Salida en paralelo (PIPO).

 2. Entrada en serie/Salida en serie (SISO).
 3. Entrada en paralelo/Salida en serie (PISO).
 4. Entrada en serie/Salida en paralelo (SIPO).

46
 ENTRADA EN PARALELO Y SALIDA EN
PARALELO 74ALS174
 Los datos en paralelo se cargan en el registro, en el flanco ascendente de reloj.
 Tiene una entrada MR (Master Reset) para restablecer a 0 en forma asíncrona todos los
FFs del registro.
 El circuito integrado es el 74A LS174 que se utiliza para la transferencia síncrona de datos
en paralelo, en donde los niveles lógicos presentes en las entradas D se transfieren a las
salidas Q correspondientes cuando se produce el flanco ascendente.

Información y gráficas tomadas del libro de Sistemas Digitales de

47
Ronald J. Tocci
 ENTRADA EN SERIE SALIDA EN SERIE
74ALS166
 Un registro entrada serie/salida serie cargará los datos un bit a la vez.
 Los datos se desplazarán bit por bit con cada pulso de reloj, a través de los FFs y hacia el
otro extremo del registro en el mismo orden en el que se cargaron.
 Los datos en serie se introducen en SER y se almacenan en el FF QA. La salida en serie se
obtiene en el otro extremo en QH.
 A este registro de desplazamiento también se le pueden cargar datos en paralelo.
 Si SH/LD 1 la función del registro será desplazamiento en serie, mientras que un nivel BAJO
indicará datos de carga en paralelo a través de las entradas A – H .
 Las funciones síncronas de desplazamiento en serie y carga en paralelo pueden inhibirse
(deshabilitarse) mediante la aplicación de un nivel ALTO a la entrada de control CLK INH.

Información y gráficas tomadas del libro de Sistemas Digitales de

48
Ronald J. Tocci
 ENTRADA EN SERIE SALIDA EN SERIE
74ALS166

Información y gráficas tomadas del libro de Sistemas Digitales de

49
Ronald J. Tocci
 ENTRADA EN PARALELO SALIDA EN
SERIE 74ALS165
 Este registro entrada en paralelo/salida en serie tiene
una entrada de datos en serie a través de DS y una
entrada de datos síncrona en paralelo a través de P0
– P7. El registro contiene ocho FFS conectados en
forma interna como un registro de desplazamiento.
 CP es la entrada de reloj. La entrada CP INH se utiliza
para inhibir el efecto de la entrada CP.
 La entrada de desplazamiento/carga, SH/LD, controla
qué operación: desplazamiento o carga en paralelo.
 La tabla de funciones muestra las operaciones a
realizarse.
 La carga en paralelo es asíncrona y el desplazamiento
en serie es síncrono.
 La función de desplazamiento en serie siempre será
síncrona, ya que el reloj necesita asegurar que los
datos de entrada se desplacen sólo un bit a la vez, con
cada flanco de reloj apropiado.
Información y gráficas tomadas del libro de Sistemas Digitales de
50
Ronald J. Tocci
 ENTRADA EN PARALELO SALIDA EN
SERIE 74ALS165
Determine la señal de salida en Q7 si conectamos un 74HC165 con DS= 0 y CPIN
H= 0; después aplique las formas de onda de entrada que se muestran en la
figura. P0 -P7 representan los datos paralelos en P0 P1 P2 P3 P4 P5 P6 P7.

51
 ENTRADA EN SERIE SALIDA EN
PARALELO 74ALS164
 Registro de desplazamiento entrada en serie/salida en paralelo, donde cada salida de los FFs es
accesible desde el exterior.
 En vez de una sola entrada en serie, una compuerta AND combina las entradas A y B para producir la
entrada serial para el flip-flop Q0. El símbolo & dentro del bloque indica que se aplica una operación
AND.
 La operación de desplazamiento ocurre en flanco positivo. La entrada MR proporciona el
restablecimiento asíncrono de todos los FFs, para que queden en nivel BAJO.

Información y gráficas tomadas del libro de Sistemas Digitales de

52
Ronald J. Tocci
 REGISTRO DE DESPLAZAMIENTO
UNIVERSAL 74ALS194
 En la figura se muestra el diagrama del circuito integrado 74LS194 que es un registro de
desplazamiento universal de 4 bits.
 A, B, C, D son la entradas de carga paralela.
 SRSI y SLSI son entradas de ingreso de datos serie
 SRSI es la entrada serie de desplazamiento a la derecha.
 SLSI es la entrada serie de desplazamiento a la izquierda.
 CLK es la entrada de reloj
 CLEAR master reset es la entrada de reset del registro que pone todos los FFs a cero.
 S0 , S1 son las señales de control para seleccionar el modo de operación del dispositivo: desplazamiento
a la derecha, desplazamiento a la zquierda y carga paralela.
 Q3 a Q0 son salidas paralelas.

53
REGISTRO 74ALS194
DISEÑO INTERNO

54
REGISTRO UNIVERSAL DIAGRAMA DE TIEMPOS

55
 EL REGISTRO DE TRES ESTADOS 74ALS173

 Los dispositivos conectados a un bus de datos contendrán registros (por lo general flip-flops) que
almacenen los datos de cada dispositivo. Por lo general, las salidas de estos registros se conectan a
búferes triestado que les permiten enlazarse a un bus de datos.
 Para demostrar los detalles de la operación de un bus de datos utilizaremos un registro de CI que
incluye los búferes triestado en el mismo encapsulado: el TTL

Información y gráficas tomadas del libro de Sistemas Digitales de

56
Ronald J. Tocci
 EL REGISTRO DE TRES ESTADOS 74ALS173
 El 74ALS173 es un registro de cuatro bits con capacidad de entrada en paralelo/salida en paralelo. Las
salidas de los FFs están conectadas a búferes triestado, los cuales proporcionan las salidas O0 a la O3.
Las entradas de datos D0 a D3 se conectan a las entradas D de los FFs de los registros a través de
circuitos lógicos. Esta lógica permite dos modos de operación: (1) carga , en donde los datos en las
entradas D0 a D3 se transfieren hacia los FFs en el flanco ascendente de reloj CP ; y (2) retención , en
donde los datos en el registro no cambian cuando ocurre un flanco ascendente de reloj.

Información y gráficas tomadas del libro de Sistemas Digitales de

57
Ronald J. Tocci
 OPERACIÓN DE BUS DE DATOS 74ALS173
 La figura muestra un sistema organizado por
bus para tres registros triestado 74HC 173.cada
registro tiene su par de entradas OE conectadas
entre sí como una entrada OE , y de igual forma
pasa con las entradas IE.
 Como los tres registros tienen sus salidas
conectadas entre sí, es imperativo que sólo un
registro tenga sus salidas habilitadas y que las
salidas de los otros dos registros
 permanezcan en el estado Hi-Z. En caso
contrario habrá colisión de bus, con lo cual se
producirán niveles inciertos en el bus y un
posible daño a los búferes de salida de los
registros.
 Las entradas de los registros correspondientes
también se conectan a la misma línea de bus.
Por ende, los niveles en el bus siempre estarán
listos para transferirse a uno o más de los
registros, dependiendo de las entradas IE .

Información y gráficas tomadas del libro de Sistemas Digitales de

58
Ronald J. Tocci
 EJEMPLO OPERACIÓN DE BUS DE DATOS
Describa los requerimientos de señal de entrada para tranferir [A] ->[C]

Información y gráficas tomadas del libro de Sistemas Digitales de

59
Ronald J. Tocci
REGISTRO DE TRES ESTADOS 74ALS373
PUERTO DE ENTRADA

60
REGISTRO DE TRES ESTADOS 74ALS373
PUERTO DE SALIDA

61
 BIBLIOGRAFÍA

Tocci, R., Widmer, N., & Moss, G., (2007). Sistemas Digitales: principios y
aplicaciones. México D.F, México: Pearson Education.

62
 PREGUNTAS

Información y gráficas tomadas del libro de Sistemas Digitales de

63
Ronald J. Tocci