FAMILIAS LÓGICAS BIPOLARES

• Familia Lógica RTL

La familia lógica RTL (Resistor Transistor Logic) se trata de una familia cuyas
puertas se construyen con Resistencias y Transistores Bipolares.

1) Inversor Simple en RTL

Cuando la entrada Vi es alta (1 lógico), fluye una corriente desde la Base al

Emisor. El transistor quiere que la corriente Colector-Emisor (VCE) sea β=100
veces (β: Ganancia Transistor) la corriente de la base IB, pero no puede, ya que
el Colector está conectado a la misma tensión a través de una resistencia mayor.
Por lo tanto, el transistor queda en modo de Saturación. A la salida Vo se obtiene
la tensión del colector VCC hasta la tensión de saturación VCE(SAT).

Cuando la entrada es baja (0 Lógio - El interruptor está en tierra), no circula

corriente por la Base, por lo que el Transistor está apagado (Corte) y el Colector
tendrá una tensión de VCC, por lo tanto, a la salida también se tomará este valor.

Vi Vo
0 1
1 0
2) Puerta NOR RTL

La tabla de la verdad asociada a una puerta NOR es la siguiente:

A B Vo (Salida)
0 0 1
0 1 0
1 0 0
1 1 0
Si ambas entradas A y B están a nivel lógico alto (1 lógico – HH, Siendo H:
High), suponiendo que este nivel sea de 3 voltios (Vcc), esto provocará que
tanto el Transistor T1 como T2 estarán trabajando en Saturación, siempre y
cuando la Ganancia del Transistor (β) sea la adecuada. De este modo, se tiene
que Vo = VCE(SAT) = 0’2 V (Prácticamente 0, Nivel Lógico Bajo – L: Low).

Para que se cumpla lo anterior, bastaría con que la Ganancia de los dos
Transistores (β) sea superior a 0’45 (relación entre la corriente de Colector y
la de Base, es decir, β = IC/IB = 0’45). De esta otra forma, IC < βIB.

Si una de las dos entradas A o B está a nivel alto (HL o LH), uno de los dos
Transistores se saturará y el otro Transistor quedará trabajando en Corte
(OFF), por lo que Vo = VCE’(SAT) = 0’2 V.
 En cualquiera de estos casos anteriores, en los que la entrada Vi sea 01, 10 o
11, la salida Vo será un 0 lógico.

En el caso en que ambas entradas A y B estén a nivel bajo (0 lógico), esto

provoca que ninguno de los dos Transistores conduzca, es decir, ambos
estarán en Corte (OFF), por lo que no circulará apenas corriente por la
resistencia que sigue a VDD, teniendo a la salida Vo el nivel alto (1 Lógico – H).

3) Puerta NAND RTL

Se fabrica de modo similar a la puerta NOR en RTL, pero con ciertas

diferencias.

La tabla de la verdad de la puerta NAND es:

A B Salida
0 0 1
0 1 1
1 0 1
1 1 0
Cuando todas las entradas están en alta (1 lógico – H), fluye corriente desde
la Base al Emisor de todos los Transistores. Cada Transistor quiere que su
corriente de Colector-Emisor sea 100 veces (β) la corriente de base, pero no
puede, porque el Colector está conectado a la misma tensión a través de una
resistencia más grande. Por lo tanto, los Transistores están en modo de
Saturación. Maximizan la corriente para reducir la tensión de salida a lo más
bajo posible.
 Cuando cualquiera o todas las entradas está a nivel lógico bajo (0 Lógico -
Están conectadas a Tierra), no fluye corriente a través de la Base del
Transistor correspondiente, por lo que dicho Transistor se apaga (Corte –
OFF). La salida en este caso es en alta (Nivel Lógico 1 - H).

• Familia Lógica DTL

La familia lógica DTL (Diode Transistor Logic) es una familia compuesta
básicamente por Diodos (realizan la parte lógica) y Transistores (que actúan
como amplificadores inversos), pero sin olvidar las Resistencias.

1) Puerta NAND DTL

Si alguna de las entradas, o ambas, está a nivel bajo, la corriente se va hacia
la entrada, por lo que la tensión es 0’7 Voltios. Por la rama de los diodos D3 y
D4, al no haber suficiente tensión, dichos Diodos quedarán en Corte (OFF). El
Transistor Q1 queda también en Corte, por tanto, a la Salida (S) se tendrá el
nivel Lógico Alto 1 (aproximadamente 5 voltios).

Cuando ambas entradas A y B están a nivel lógico alto (1), los diodos D1 y D2
se pueden asimilar como un interruptor abierto. Los diodos D3 y D4, donde la
tensión será de VD = 0’7 Voltios, así como la unión Base-Emisor del Transistor
T1, con una caída de tensión de VBE = 0’8 Voltios, estarán ambos polarizados.

A la salida se tendrá como valor el nivel lógico bajo (VCE(SAT) = 0’2 Voltios), ya
que IBβ > IC para β = 100, quedando entonces T1 en Saturación.
2) Puerta NOT DTL
• Lógica Integrada TTL

1) Inversor TTL

Supongamos a la unión Base-Emisor de Q1 en ON (VB = 0’9). Esto es

insuficiente para la unión Base-Colector de Q1 y la unión Base-Emisor de Q3
y Q2, por lo que estos dos últimos están en Corte (OFF). Al conectar la salida
Vo a un circuito, Q4 está en ON, por lo que la salida Vo = 5 – 1’4; Vo = 3’6 V,
donde se ha despreciado la caída de tensión que existe en RC.

Si ahora suponemos que el transistor junto a la entrada, Q1, está en Activa-

Inversa, esto hace que la unión Base-Colector de Q1 está en ON, haciendo
que se saturen Q2 y Q3. Como VC3 = VBE2 + VCE(SAT)3 = 0’8 + 0’2; VC3 = 1 Voltio.
Esto provoca que Q4 y D1 estén en Corte (OFF), ya que necesitarían 1’4 V.

2) Puerta NAND TTL

 Si alguna de las entradas A o B está a nivel bajo, o lo están ambas, la unión
Base-Emisor del Transistor Q1 trabajará en Activa-Directa, por lo que la
tensión de la Base en el Transistor Q1 es de VB1 = Vi + Vth, lo cual es insuficiente
para que los transistores Q2 y Q3, así como el diodo Base-Colector del
Transistor Q1, estén conduciendo. Por tanto, Q2 y Q3 están en Corte (OFF).

El Transistor Q4 conducirá a través de la resistencia RC. La corriente de emisor

IEC será nula ya que el transistor Q2 está en Corte (OFF).

La Tensión de salida Vo aproximada (despreciando la caída de tensión en RC)

será de Vo ≈ VCC – VBEQ4 – VD1.

Si las entradas A y B están ambas en nivel lógico alto (1), la unión Base-Emisor
del Transistor Q1 está en Activa-Inversa, y la unión Base-Colector en Activa-
Directa, de donde sabemos que el Transistor está en Activa-Inversa.

El Transistor Q2 recibe la intensidad IB1 por lo que estará conduciendo y lo

hará en Saturación. Debido a ello, la tensión en Q2 es VC2 = VBE3 + VCE(SAT).

Esta tensión es insuficiente para hacer conducir al Transistor Q4, el cual

necesitará de al menos VDiodo + VBE4, por lo que estará en Corte (OFF). El papel
que juega el Diodo D1 es asegurar que el Transistor Q4 esté en Corte (OFF) y
que los Transistores Q2 y Q3 estén Saturados.

El Transistor Q3 tiene su unión Base-Emisor en Activa-Directa, ya que el

Transistor Q2 le envía una corriente de Base IB. La corriente de Colector IC de
saturación le llega por la unión Base-Colector del Transistor Q1 del circuito
TTL conectado a la salida, ya que el Transistor Q4 está en Corte (OFF).

3) Puerta NAND TTL de 3 estados

La diferencia con una puerta NAND en TTL es que, en esta, la configuración
es similar a la Totem-Pole, pero se le añade un transistor T5 que es gobernado
por la patilla de inhibición de forma que introduciendo un 1 se le hace
conducir haciendo que su VCE = 0. Esto provoca que T1 conduzca y provoque
el corte de T2, que a su vez provoca el corte de T3. Al mismo tiempo la
conducción de T5 provoca el corte de T4.

Como se puede apreciar, el meter un 1 en T5 los dos transistores T4 y T3

están cortados. Lo que provoca que el potencial en Vo sea nulo, esto quiere
decir que haya una alta impedancia o aire.

Cuando la entrada de inhibición es 0, provoca que T5 esté cortado y que su

influencia sea nula en el funcionamiento del circuito y este se comporte
como la función que implementa. En este caso, como una puerta NAND.
La tabla de verdad correspondiente a una puerta NAND en configuración TTL
como la de la imagen, es la siguiente:

A B I Vo (Salida)
0 0 0 1
0 1 0 1
1 0 0 1
1 1 0 0
0 0 1 ↑Z
0 1 1 ↑Z
1 0 1 ↑Z
1 1 1 ↑Z