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Certamen No. 1 - Sistemas Digitales

27 de septiembre de 2022
Nombre: Prob. 1: /12
Prob. 2: /12
Matrícula: Prob. 3: /12

Reglas: Tiempo: 90 minutos. Responda en las mismas hojas del Total: /48
certamen usando el espacio indicado. Entregue todas las hojas al
finalizar.
Prob. 1 (12p): Análisis de circuitos lógicos.

Considere el siguiente circuito lógico:

a. (6p) Complete la tabla de verdad del circuito, especificando también los valores lógicos asumidos
por los nodos internos:

A B C x1 x2 x3 x4 x5 x6 x7 y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
b. (2p) Exprese la función implementada por el circuito como una suma de minitérminos y como un
producto de maxitérminos.
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Nombre: Matrícula:

c. Proponga una implementación alternativa para la función, que haga uso de solamente una
compuerta AND y una compuerta XNOR, ambas de dos entradas

Prob. 2 (12p): Compuertas lógicas CMOS.

Considere el siguiente circuito lógico:

a. (6p) Diseñe una ÚNICA compuerta lógica CMOS que implemente la siguiente función lógica:
Y(A, B, C, D) = [ (A+B)C + BC(A+D) ] ’
Nota: Implemente la compuerta de acuerdo con la expresión lógica indicada arriba. No intente
simplificar la expresión.
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Nombre: Matrícula:

b. (3p) Considere el siguiente circuito, que intenta implementar una función lógica AND. El circuito
opera con un voltaje de alimentación Vdd = 1.3V y el voltaje umbral de los transistores NMOS y
PMOS es de 400mV. Complete la tabla con los voltajes aproximados esperados en la salida.
Justifique brevemente su respuesta. Comente cómo se comporta el margen de ruido este
circuito comparado con una compuerta CMOS NAND tradicional.

VA (V) VB (V) VY (V)

0 0
0 1.3
1.3 0
1.3 1.3

c. (3p) En clases vimos que podíamos estimar el retardo de conmutación (retardo RC) de una
compuerta lógica NOT representando cada transistor con un circuito con un circuito equivalente
que representa la entrada con su capacitancia de gate, y la salida sus capacitancias de source y
drain más su resistencia equivalente Para un inversor con un PMOS del doble del ancho del
NMOS, la constante de tiempo cuando la salida está conectada a otro inversor es tpd = 6RC,
donde R y C son las resistencias y capacitancias equivalentes de un transistor de tamaño mínimo:

tpd = R (2C + C + 2C + C) = 6RC

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Nombre: Matrícula:

Considere ahora la compuerta NOR a la izquierda de la figura, con entradas A y B, donde los
PMOS tienen un ancho del cuádruple del NMOS. Si la salida Y de la compuerta está conectada a
la entrada A de otra compuerta NOR idéntica, ¿cuál es el retardo tpd de la salida Y cuando las
entradas conmutan de AB = 10 a AB = 00? ¿Y de AB = 01 a AB = 00?
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Nombre: Matrícula:

Prob. 3 (12p): Sistemas numéricos y códigos

a. (2p) Represente el número (en base 10) 3497 en un código binario de 12 bits sin signo, en
hexadecimal. Escriba también la representación del número en un código BCD de 16 bits.

b. (4p) Indique la representación en base 10 de los siguientes números binarios de 8 bits, codificados
en complemento a 2. Por claridad, los números están escritos en hexadecimal.
i. 0x4E
ii. 0xC5

c. (2p) Sume la representación binaria de los dos números anteriores y convierta la suma a base 10.
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Nombre: Matrícula:

d. (2p) Suponga un circuito digital que suma dos números A y B, generando un resultado S.
Asumiendo que tiene acceso solamente al bit más significativo de A, B y S, ¿qué condiciones
deben cumplirse para producir un overflow si los números están codificados en binario sin signo?
¿Y en complemento a 2?

e. (2p) ¿Qué valor en base 10 representan los siguientes números binarios en notación de punto fijo?
i. 01110101 en U5.3 (sin signo)
ii. 10111100 en S4.4 (con signo)