SISTEMAS DIGITALES

Año 2022

TRABAJO PRACTICO Nº 3

Expresiones booleanas, tablas de verdad y compuertas lógicas

Ejercicio Nº 1:
Dadas las siguientes funciones: F1 ( A, B, C , D) = C .( D + A) + A.C.( B + D )
F2 ( A, B, C , D) = B .( A.C + A.C ) + B.C .D + C.( A.B + A.B )
a) Implementar las funciones utilizando un circuito lógico basado en compuertas básicas.
b) Obtener la tabla de verdad para cada función.
c) Expresar cada función por medio de su forma canónica disyuntiva.
d) Expresar cada función por medio de su forma canónica conjuntiva.

Ejercicio Nº 2:
Dados los siguientes circuitos lógicos, se pide:
a) Hallar la expresión booleana de la función lógica implementada
b) Hallar la tabla de verdad de la función lógica implementada

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Ejercicio Nº 3:
Dada la siguiente tabla de verdad de variables A,B,C, para cada función se pide
a) Hallar la expresión en forma canónica disyuntiva
b) Implementar el circuito lógico de cada función utilizando compuertas NAND.
c) Implementar el circuito lógico de cada función utilizando compuertas NOR.

A B C M N O P Q

0 0 0 1 0 0 1 1

0 0 1 0 1 0 1 0

0 1 0 1 0 1 1 1

0 1 1 0 0 0 0 1

1 0 0 1 1 0 1 1

1 0 1 0 1 0 1 0

1 1 0 0 0 0 1 0

1 1 1 1 0 1 0 0

Ejercicio Nº 4:

La función XOR de dos entradas se define como: A Å B = A.B + A.B

a) Encuentre la tabla de verdad de la función XOR
b) Implemente la función con compuertas básicas.
c) Implemente la función con compuertas NAND.
d) Implemente la función con compuertas NOR.

Diseño de circuitos lógicos

El diseño de circuitos lógicos que se propone en los siguientes ejercicios debe realizarse con el
criterio de reducir la complejidad circuital. Para ello, se deben seguir los siguientes pasos:
a) Encontrar la tabla de verdad de las salidas del circuito
b) Minimizar las expresiones de las salidas utilizando el método de Karnaugh
c) Implementar el circuito basándose en las expresiones minimizadas, utilizando las
compuertas lógicas básicas o las compuertas lógicas que se indiquen.

Ejercicio Nº 5
La función mayorista se define como aquella cuya salida es uno si la mayoría de las variables de
entrada son uno. Diseñar un circuito mayorista de cuatro entradas

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Ejercicio Nº 6
El método de detección de errores más simple consiste en agregar un bit de paridad al conjunto
de bits (palabra) que se desea evaluar. Un bit de paridad es un dígito binario que indica si el
número de bits con valor uno en una palabra es par o impar. Diseñar un generador de paridad
IMPAR para palabras de 3 bits.
a) Implemente el circuito lógico con compuertas básicas.
b) Implemente el circuito lógico con compuertas NAND.

Ejercicio Nº 7:
Diseñar un circuito lógico que indique mediante el encendido de un indicador led si un número de
cuatro bits codificado en binario es primo.

Ejercicio Nº 8:
Diseñar un circuito comparador de dos números A(A1,A0) y B(B1,B0) de dos bits, con posibilidad.
de mostrar los tres resultados posibles de la comparación.

Ejercicio Nº 9:
Diseñar un circuito verificador de paridad para palabras de tres bits con bit de paridad par. La
salida E debe indicar error en la paridad de la palabra.

Ejercicio Nº 10:
Diseñar un circuito para realizar la operación de suma para dos números A(A1,A0) y B(B1,B0) de
dos bits. Las salidas del circuito deben contener la información del resultado R(R1,R0) y acarreo C

Ejercicio Nº 11:
Se propone el diseño de un circuito de alarma que active una sirena al detectarse la apertura de
una puerta o una ventana de la habitación. La alarma debe poder desactivarse.
Se definen las siguientes proposiciones:
Entradas: A = puerta abierta; B = ventana abierta; C = alarma activada
Salida: S = sirena activada
Para cada proposición, se dispone de elementos que ingresan los niveles de tensión requeridos a
la entrada correspondiente para los valores lógicos 0 y 1.

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 Función
Lógica

Ejercicio Nº 12:
La figura muestra el bloque funcional de un circuito lógico que posee 4 entradas y 2 salidas:

E1
E2 S1
E3 S2
E4
Las especificaciones para los valores que deben tomar las salidas según las combinaciones de los
valores de entrada son las siguientes:
§ La salida S1 toma el valor 1 cuando la entrada E1 = 1 y al menos dos de las restantes
entradas sean colocadas en 1, o bien cuando E3 = 0 y al menos dos de las restantes
entradas tomen el valor 1.
§ La salida S2 toma el valor 1 cuando:
§ E1 = E2 = E4 y E3 = 0
§ O cuando E2 = E3 = E4 y E1 es distinto de E4
§ O cuando E1 = E3 y E2 = E4 y E2 = 1
§ O cuando E1 = E2 y E1 = 1 y (E2 es distinto de E4 o E2 es distinto de E3)

Ejercicio Nº 13:
Se requiere diseñar un circuito lógico codificador que genere el código binario de tres bits b2b1b0
de acuerdo al pulsador presionado. Los pulsadores solamente pueden cerrarse uno por vez.

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Ejercicio Nº 14:
Diseñar un circuito conversor de código BCD a 7 segmentos con compuertas lógicas NOR

0= 1= 2= 3= ……. 9 =

Ejercicio Nº 15:
La figura muestra los bloques funcionales de un circuito lógico que debe ser diseñado
para controlar la apertura de una caja de seguridad:

L1 (llave 1) AP (apertura)
R (reposo)
L2 (llave 2) AL (alarma)

L3 (llave 3)

La caja de seguridad posee una cerradura accionada electromecánicamente mediante la

introducción de al menos dos de tres llaves en sus respectivas ranuras.
El primer bloque posee tres entradas: L1, L2, L3, cada una de las cuales introduce un 1 lógico
cuando la llave adecuada es ingresada en una ranura; y genera dos salidas: AP y AL, que actúan
de la siguiente manera:
§ AP (señal de apertura): Cuando se activa esta salida (AP=1), la señal actúa sobre la
cerradura electromecánica permitiendo la apertura de la caja. Esto sucede cuando al
menos dos de las llaves han sido introducidas en sus ranuras.
§ AL (señal de alarma): Genera una señal (AL=1) que activa una alarma cuando se ha
introducido solo 1 de las tres llaves.
El segundo bloque funcional toma como entradas las salidas del primer bloque y simplemente
genera en su salida una señal que al activarse indica el estado de reposo del sistema, es decir,
cuando la caja está cerrada y ninguna llave ha sido introducida (AP Y AL inactivas).

Ejercicio Nº 16:
Dada la siguiente tabla de verdad, implemente con compuertas NAND, la función F mínima.

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D C B A F

0 0 0 0 0

0 0 0 1 1

0 0 1 0 0

0 0 1 1 -

0 1 0 0 1

0 1 0 1 -

0 1 1 0 1

0 1 1 1 -

1 0 0 0 0

1 0 0 1 1

1 0 1 0 0

1 0 1 1 -

1 1 0 0 1

1 1 0 1 1

1 1 1 0 0

1 1 1 1 -