SD1 PR2 Introduccion VHDL 2023-1

Sistemas Digitales I Introducción al VHDL
PRÁCTICA 2. INTRODUCCIÓN AL VHDL
Objetivo: el alumno implementará el diseño en VHDL de un circuito digital

básico en un dispositivo lógico programable –FPGA- utilizando el programa Vivado
de Xilinx incluido en la tarjeta BASYS 3 de Digilent.
Material y equipo utilizado:

1 Computadora personal
1 Tarjeta BASYS 3
1 Cable USB para tarjeta BASYS 3
Introducción
El diseño de un circuito lógico requiere de herramientas CAD. Usualmente, están
empaquetadas dentro de un sistema CAD, que típicamente incluye herramientas para
las siguientes tareas: diseño inicial, síntesis y optimización, simulación y
diseño físico.
El primer paso para el diseño de un circuito lógico es comprender qué debe hacer
el circuito y plantear su estructura general, para ello el diseñador requiere
de experiencia e intuición porque el desarrollo es manual. En el diseño inicial
ya se utilizan herramientas de cómputo y se puede realizar de dos formas:
capturando el diagrama esquemático o escribiendo el código fuente en un lenguaje
de descripción de hardware. En el diagrama esquemático se dibujan las compuertas
lógicas y la interconexión entre ellas usando símbolos gráficos.
Un lenguaje de descripción de hardware (HDL) es similar a un lenguaje de

programación típico, sin embargo, HDL se utiliza para describir el comportamiento
y la estructura de un sistema digital a diferencia de un programa que se ejecuta
en una computadora. Existen dos estándares IEEE para el HDL: VHDL (Very High
Speed Integrated Circuit Hardware Description Language) y Verilog HDL. Ambos se
utilizan ampliamente en la industria.
El uso de VHDL ofrece ciertas ventajas con respecto a la captura del diagrama,
como es la portabilidad, es decir, que un diseño en VHDL se puede realizar con
diferentes tipos de circuitos integrados y con herramientas CAD que proveen
diferentes compañías, sin cambiar las especificaciones de VHDL.
La etapa de síntesis es el proceso de generar un circuito lógico a partir de una

especificación inicial que puede estar en la forma de diagrama esquemático o
código escrito en HDL. Esta etapa incluye el proceso de traducción o compilación
del código VHDL a una red de compuertas lógicas. La salida es un conjunto de
expresiones lógicas que describen la función lógica que realiza el circuito. El
funcionamiento de un circuito sintetizado se puede asegurar construyendo y
probando físicamente el circuito.
Cuando un circuito se representa mediante una expresión lógica se puede simular

para verificar si su funcionamiento es el esperado. Durante la simulación es
necesario especificar el valor de las entradas que se aplicarán a la expresión
lógica para evaluar su salida. El resultado de la simulación generalmente se
muestra en forma de diagramas de tiempos.
Maribel Gómez Franco 2023-1 1

Después de la síntesis el siguiente paso es el diseño físico, es decir,

determinar cómo implementar el diseño en un circuito integrado. Aquí se determina
cuáles elementos se deben incluir y cómo se deben conectar.
En un simulador de diagramas de tiempo es posible analizar el funcionamiento del

circuito considerando los tiempos de respuesta (tiempo de propagación) de cada
elemento, con la finalidad de verificar si se cumplen con los requerimientos de
tiempo especificados para el diseño.
Una vez que el diseño cumple con todos los requerimientos de la especificación
el diseño se implementa en un circuito integrado. Este paso se conoce como
configuración o programación del circuito integrado.
VHDL su organización y arquitectura

La estructura general de un programa de VHDL está formada por módulos o unidades
de diseño, cada uno de ellos compuesto por un conjunto de declaraciones e
instrucciones que definen, describen estructuran, analizan y evalúan el
comportamiento de un sistema digital.
Existen cinco tipos de unidades de diseño en VHDL, aunque no siempre se utilizan

todas:
• Declaración de la entidad (entity).

• Arquitectura (architecture).
• Configuración.
• Declaración del paquete (package).
• Cuerpo del paquete
Las dos secciones principales son la declaración de la entidad y el cuerpo de

la arquitectura.
Una entidad es una abstracción del diseño que puede representar un sistema
completo, una tarjeta, circuito integrado, una pequeña función o una compuerta
lógica. Una declaración de entidad describe las entradas y salidas del diseño.
En la figura B.1 se muestran los símbolos funcionales para las entidades de una
compuerta AND, un sumador completo y un comparador de magnitud. El diseño se
puede ver como una caja negra en la que sólo se identifican las entradas y las
salidas del sistema digital, es decir, no se define su funcionamiento.
Las señales de entrada y salida en una entidad se conocen como puertos, similares
a una terminal de un diagrama de circuito integrado. Todos los puertos que se
declaran en la entidad deben tener un nombre que lo identifique, una dirección
(modo) y un tipo de dato. Un modo puede tener uno de cuatro valores: in (el
flujo de datos es hacia la entidad), out (el dato fluye de la fuente al puerto
de salida de la entidad, este modo no permite retroalimentación), inout (permite
declarar a un puerto en forma bidireccional como entrada/salida) y buffer
(permite hacer retroalimentaciones internas dentro de la entidad, pero a
diferencia del modo inout, se comporta como una terminal de salida).
Los tipos de datos son los valores que el diseñador establece para los puertos
de entrada y salida de la entidad. Algunos de los tipos más utilizados son,
std_logic (tiene valores de 0 y 1 lógico), boolean (define valores de verdadero

o falso en una expresión), std_logic_vector (representa un conjunto de bits para

cada variable de entrada o salida) e integer (representa un número entero).
Una arquitectura se define como la estructura que describe el comportamiento de
una entidad. Cada cuerpo de arquitectura está asociado con una declaración de
entidad. VHDL permite escribir los diseños usando varios estilos de programación
clasificados como: funcional, por flujo de datos y estructural. Estos estilos
permiten describir un diseño a diferentes niveles de abstracción, desde el uso
de algoritmos hasta el nivel de compuertas. El nombre asignado a los estilos de
programación no es importante, debido a que el diseñador debe elegir el más
apropiado.
Procedimiento
1. Descripción del problema.
En un sistema digital de cuatro bits de entrada se requiere detectar si el número

decimal equivalente es primo (el número 1 no se considera primo ni compuesto).
Elabore la tabla de verdad que represente el funcionamiento de este sistema
digital, registre esta información en la tabla 1 de la sección de resultados y
conclusiones.
2. Defina la entidad del sistema digital.
Dibuje la caja negra que representa el diseño del sistema digital y determine
las señales de entrada y salida, las cuales representan la entidad del diseño
en VHDL. Dibuje la entidad en la sección de resultados y conclusiones.
3. Creación de un nuevo proyecto
Ejecute la aplicación Vivado de Xilinx donde despliega un menú de cuatro

opciones; esta ventana muestra los últimos proyectos con los que se trabajó,
Quick Start, Tasks y Learning Center. Seleccione Create Project en Quick Start
para abrir la ventana de nuevo proyecto, ver figura 1. Es necesario introducir
el nombre de su nuevo proyecto y su ubicación. Se recomienda nombrar el proyecto
con información adicional al número de la práctica, es común que la mayoría de
los estudiantes elijan nombre PracticaX, para diferenciar los proyectos puede
agregar número de matrícula, iniciales o cualquier nombre representativo.
Figura 1. Ventana para crear el archivo fuente módulo VHDL.

4. Tipo de proyecto
Al seleccionar Next aparece la siguiente ventana. En la figura 2 se muestra un

listado de tipo de proyecto. Asegúrese que la opción RTL Project esté
seleccionada, esta permitirá agregar o crear los archivos fuente, correr el
análisis RTL, síntesis, implementación y planeación del diseño y análisis. Marque
la opción de que no hay fuente de referencia.
Figura 2. Tipo de proyecto.
5. Configuración del dispositivo
Seleccione Next para seleccionar el tipo de dispositivo. En la ventana de

configuración seleccione las características según se indica:
➢ Product category: General Purpose.

➢ Family: La tarjeta BASYA 3 pertenece a la familia Artix-7.
➢ Package: El tipo de encapsulado con el número de terminales. El
encapsulado del FPGA de la BASYS 3 es CP236.
➢ Speed Grade: El grado de velocidad es “-1”.
➢ Part: El número real del dispositivo. Para la tarjeta BASY3 seleccione
xc7a35tcpg236-1.
Seleccione Next para guardar la configuración para luego finalizar la creación

del proyecto, posteriormente seleccione Finish en la ventana que muestra el
resumen de la configuración.

Figura 3. Configuración de dispositivo.
6. Agregar archivo fuente
En la ventana de fuentes, Sources, seleccione el ícono para agregar una

nueva fuente, figura 4.
Figura 4. Agregar fuente.
Seleccione la segunda opción de agregar o crear fuentes de diseño, ver figura

5.

Figura 5. Agregar fuente de diseño.
Seleccione Next. En la siguiente ventana, ver figura 6, se elige la opción de

crear archivo, Create File, este archivo es la fuente módulo del proyecto. En
File type seleccione VHDL. Asigne un nombre al archivo VHD. Es recomendable no
añadir tildes ni espacios al ingresar el nombre, para espaciar puede añadir
guiones o guiones bajos. Seleccione Finish.
Figura 6. Crear archivo fuente.
Otras opciones para agregar una fuente son (figura 7)

a) En la ventana SOURCES en Design Sources con botón derecho seleccionar Add
Source.
b) En el menu principal File/Add Sources.
c) En la ventana PROJECT MANAGER/Add Sources.

Figura 7. Opciones para agregar una fuente.
7. Editar archivo fuente
Después de finalizar la creación del proyecto, se desprende una ventana para

definir el módulo de la entidad. En este módulo se determina el nombre de la
entidad -por omisión toma el nombre del archivo fuente-, el nombre de la
arquitectura –por omisión es behavioral- y se definen los puertos de entrada y
salida del detector de números primos.
Escriba en cada renglón el nombre del puerto que designó para la entidad detector
de números primos y la dirección de cada puerto, si es entrada o salida, figura
8.
Figura 8. Ventana para definir la entidad del archivo fuente módulo VHDL.
Al seleccionar OK se crea el esqueleto del programa en VHDL que se encuentra en

el archivo fuente VHD que creó anteriormente ubicado en Design sources bajo el
área de Sources del programa, ver listado 1, en el cual se cargan la librería,
el paquete básico de STD_LOGIC, la entidad con sus puertos ya definidos. Lo que
resta por definir es la arquitectura. Para abrir el archivo de la fuente de

diseño, coloque el cursor en el nombre del archivo, en la ventana Sources, y

presione dos veces el botón izquierdo del ratón.
Declaración de
librerías
Declaración de la
entidad
Relación de la
arquitectura con la
entidad
Declaración
de la
arquitectura
Listado 1 Esqueleto del archivo fuente (vhd).
8. Diseño de la arquitectura
Elabore la tabla de verdad del detector de números primos, utilice álgebra de

Boole para obtener la expresión de salida minimizada y optimizada, registre esta
información en la sección de resultados y conclusiones.
De la expresión simplificada que acaba de obtener reemplace las operaciones

booleanas por las funciones en VHDL de la siguiente manera:
Operación booleana Reemplazarla por

𝐴̅ not A
AB A and B
A+B A or B
AB A xor B
En lugar del símbolo igual, =, utilice el símbolo de asignación <=, al finalizar
la ecuación ponga punto y coma. El operador NOT tiene mayor prioridad, los otros
operadores tienen la misma precedencia. Anote esta expresión en la sección de
resultados y conclusiones.
En la arquitectura, después de la palabra begin escriba la ecuación booleana en

código VHDL. Ver ejemplo del listado 2. Salve el archivo.

Listado 2 Ejemplo de arquitectura con ecuaciones booleanas.
9. Síntesis e implementación del diseño
El diseño se tiene que sintetizar e implementar para verificar si hay errores y

corregirlos antes de ejecutar una simulación funcional o de descargar el archivo
en el dispositivo. En el panel de navegador de flujo seleccione Run Synthesis,
para sintetizar el diseño. En la siguiente ventana seleccione salvar proyecto
Save y en el número de corridas deje los valores por omisión y seleccione OK.
Si se generan errores es necesario corregirlos, y volver a sintetizar hasta que
el diseño sea el correcto.
Figura 9. Ejecución de la síntesis del diseño.
Una vez finalizada la síntesis en la parte superior derecha se muestra la leyenda

Synthesis Complete con una flecha verde indicando que la síntesis se completó
exitosamente. Posteriormente, en la ventana que se muestra, seleccione Run
Implementation, para implementar el diseño.
Figura 10. Ejecución de la implementación del diseño.

Después de que la implementación se realizó exitosamente, seleccione OK para

abrir el diseño implementado. En la ventana donde se muestra el contenido de los
archivos se agrega la ventana Package, que muestra la parte inferior del FPGA
donde están las terminales. En la parte inferior se abre una ventana con la
pestaña I/O Ports, en esta pestaña es donde se asignarán las terminales del FPGA
a las señales declaradas en la entidad.
Figura 11. Ejecución de la implementación del diseño.
Figura 12. Asignación de puertos de entrada/salida.
10. Creación de la fuente de asignación de terminales (Constraints)
La asignación de terminales es necesaria dado que el programa Vivado al

sintetizar la configuración interna no sabe qué terminales del FPGA se van a
asignar a las entradas y salidas. En la figura 13 se muestra la distribución de
terminales de entradas y salidas del FPGA Artix-7. Esta tarjeta contiene 16
interruptores deslizables, 5 interruptores de pulso y 16 leds.

En la tabla 1 se muestran las asignaciones de las señales de entrada y salida

del detector de números primos. Para las entradas se utilizan los interruptores
SW3-SW0 y para la salida el led LD0.
Para designar las terminales, en la columna Package Pin seleccione la terminal

del FPGA que asignará a la señal de la entidad (Scalar ports). En la columna I/O
Std seleccione LVCMOS33*, ver figura 14.
Tabla 1 Asignación de terminales
Señal de la Nombre de Terminal del

entidad terminal FPGA
A SW3 W17
B SW2 W16
C SW1 V16
D SW0 V17
x LD0 U16
Figura 13 Circuito de entradas/salidas de la tarjeta BASYS 3.

Figura 14 Asignación de terminales y configuración de voltaje.
En el menú principal seleccione File/Constraints/Save para guardar y generar el

archivo de asignación de terminales. Asigne nombre al archivo .xdc.
Figura 15 Creación del archivo de asignación de terminales.
El archivo xdc se localiza en la carpeta Sources/Contraints/constrs_1, al

seleccionar este archivo se muestra el código, ver figura 16.

Figura 16 Archivo de asignación de terminales.
11. Creación del archivo de simulación
En la ventana de fuentes, Sources, seleccione el archivo de la fuente de diseño,

para asegurar que el archivo de simulación se enlace con el diseño, ver figura
17. En el navegador de flujo bajo gestor de proyecto seleccione Add Sources>Add
or create simulation sources>Create file para agregar el archivo de prueba en
VHDL que se utilizará para la simulación. Asigne un nombre al archivo seguido
de _tb. En la figura 18 se lista la secuencia de ventanas que aparecen para la
creación del archivo.
Figura 17 Selección del archivo de diseño.

Figura 18 Creación del archivo de simulación.
Para abrir el archivo de la fuente de simulación, coloque el cursor en el nombre

del archivo, en la ventana Sources, y presione dos veces el botón izquierdo del
ratón. El código que se muestra está incompleto, es necesario copiar el código
del listado 3.
En el listado 3, se muestra el código para generar las señales de entrada, que

se evaluarán por el diseño y generar el diagrama de tiempo. En la primera sección
del código se declaran la librería y el paquete. En la segunda sección se declara
la entidad. En la tercera parte se declara la arquitectura en la que se llama
al componente que representa el diseño del detector de números primos, el orden
corresponde al declarado en la entidad del diseño. Posteriormente, se declaran
las señales de entrada A, B, C y D que se igualan a cero, y enseguida se declara
la señal de salida x. Después del inicio de la arquitectura, se “conecta” o
instancia el componente detector de números primos” con las señales que se
declararon en la arquitectura. A continuación, se declaran cuatro procesos, en
cada uno de ellos se asigna un valor binario a cada variable A, B, C y D,
respectivamente, con distintos tiempos, con el propósito de generar las dieciséis
combinaciones del código binario.

Figura 19 Archivo de simulación.
En el navegador de flujo en SIMULATION seleccione Run Simulation para ejecutar

la simulación.
Figura 20 Ejecución de la simulación.

Listado 3 Código del banco de prueba para la simulación del detector de números
primos.

Seleccione Run Behavioral Simulation, y guarde el proyecto antes de lanzar la

simulación.
Figura 21 Ejecución de la simulación funcional.
Una vez finalizada la simulación, en la ventana superior derecha, se abre la

pestaña Untitled 1 con el diagrama de tiempos, ver figura 22.
Figura 22 Ventana con el diagrama de tiempos.
Seleccione el ícono Zoom Fit en el panel de para ajustar el diagrama de

tiempos como la figura 23.
En caso de ser necesario utilice el ícono de Zoom In o Zoom Out para

ajustar el diagrama de tiempos, y pueda analizar adecuadamente el comportamiento
del diseño del detector de números primos.
En la primera columna aparece el nombre de la variable, que corresponde a las

señales de entrada y salida, en la segunda columna está el valor binario, que
muestra el valor binario de la posición del cursor amarillo.
Para interpretar el diagrama de tiempos es necesario identificar las señales de

entrada y salida, y ordenarlas poniendo el bit más significativo en la parte
superior, como primera señal, continuando con las señales de entrada hasta llegar

al bit menos significativo. La señal de salida debe quedar al final. Si las

señales ya están en ese orden así se dejan, de lo contrario es necesario moverlas
para que sigan el orden correcto. Por ejemplo, el cursos está en la posición en
que A=1, B=1, C=0, D=1 y x=1, la combinación 1101 2 equivale al decimal 13 que es
un número primo, por lo tanto, la salida x es 1.
Figura 23 Diagrama de tiempos del detector de números primos.
En la figura 24 se muestra el análisis de otras combinaciones. En (a) el cursor

amarillo está en la combinación donde A=0, B=0, C=1, D=0 y x=1, esto significa
que con la combinación 00102 la salida es 1, esta combinación es igual al decimal
2 que es un número primo. En (b) el cursor amarillo está en la combinación donde
A=1, B=0, C=1, D=0 y x=0, esto significa que con la combinación 10102 la salida
es 0, esta combinación es igual al decimal 10 que no es un número primo.
a) b)
Figura 24 Análisis del diagrama de tiempos del detector de números primos.
12. Generación del archivo de programación del FPGA
En el navegador de flujo en PROGRAM AND DEBUG seleccione Generate Bitstream para

crear el archivo .bit, el cual se descargará al FPGA de la tarjeta Basys de
Digitent. Si se abre una ventana que indica que el proyecto está desactualizado,
seleccione YES, y en la ventana emergente seleccione OK.
Una vez que se genera el archivo bit exitosamente aparece la ventana Bitstream
Generation Completed seleccione la opción Open Hardware Manager.

Figura 25 Generación del archivo .bit.
Figura 26 Generación del archivo .bit completa.
Una vez seleccionado el manejador de hardware Hardware Manager se abre la ventana

en la parte superior, ver figura 27.
Figura 27 Manejador de Hardware.
13. Configuración y programación de la tarjeta Basys 3
El manejador de hardware también se puede abrir desde el menú de navegador de

flujo en PROGRAM AND DEBUG, ver figura 28.
Conecte el puerto micro USB de la tarjeta BASYS 3 a cualquier puerto USB

disponible de su computadora. Energice la tarjeta, deslizando el interruptor
(SW16) de encendido (POWER), ver figura 29. En la tarjeta BASYS 3 se muestran
los números decimales en los visualizadores. Si desliza los interruptores se
encienden los leds, como si estuviera en modo de prueba.

Figura 28 Manejador de Hardware.
Interruptor de Puerto
encendido Micro USB
LEDs
Interruptores deslizables
Figura 29 Tarjeta BASYS 3 de Digilent.
En el menú HARDWARE MANAGER seleccione Open target/Autoconect para establecer

la comunicación entre la BASYS 3 y Vivado. En la ventana Hardware se muestra la
información de la tarjeta e indica el estado en el que está, figura 30.
En el HARDWARE MANAGER seleccione Program device, se abre una ventana donde se

pone la ruta del archivo Det_num_primos.bit que se ha generado. Después
seleccione program en la ventana, figura 31.

Figura 30. Programa identificando tarjeta BASYS 3 en HARDWARE MANAGER.
Figura 31. Archivo bit cargado al programador de Vivado.
Una vez programada la tarjeta, el indicador LD19 cambiará a verde y se apagan

los visualizadores.
11. Verificación
En la figura 32 se muestra la tarjeta BASYS 3 con la configuración de los

interruptores el SW3 hacia arriba, SW2 hacia abajo, SW1 hacia abajo, SW0 hacia
abajo, entonces, SW3=0, SW2=1, SW1=1, SW0=1, esto equivale a la combinación
0111, que corresponde al decimal 7 que sí es un número primo, por lo tanto, el
led LD0 está encendido, indicando que hay un 1.

En la tabla 1 de la sección de resultados y conclusiones, registre los valores

de entrada (interruptores) y salida (LEDs) para comprobar el funcionamiento del
circuito.
Figura 32. Ejemplo de verificación.
12. Revisión de práctica.
Al revisar la práctica el equipo debe mostrar el diseño, el diagrama de tiempos

de la simulación y mostrar el funcionamiento completo (todas las combinaciones)
del diseño.
Referencias
Lab 3 “Programming Combinational Logic on Basys FPGA Board” Manual EE120A Logic
Design University of California – Riverside.
Digilent Basys Board Reference Manual.
www.digilent.com
www.xilinx.com

REPORTE
Integrantes:
Matrícula Nombre
Fecha de revisión: Fecha de

entrega:
Revisión simulación: Grupo:
Revisión implementación:
Evaluación
Criterio Puntuación máxima Puntuación obtenida

Revisión 50%
Procedimiento 20%
Preguntas 15%
Conclusiones 5%
Anexos:
Proyecto Vivado 10%
Calificación

Resultados y conclusiones
1. Elabore la tabla de verdad que represente el funcionamiento de este sistema

digital, registre esta información en la tabla 1.
Tabla 1 Funcionamiento del sistema digital.

2. Determine la entidad del sistema digital. Dibuje la caja negra con las señales
de entrada y salida.
3. Utilice mapas de Karnaugh para obtener la ecuación lógica del circuito

detector de números primos. Optimice la expresión lógica.
4. Anote la ecuación de salida utilizando las funciones en VHDL.
______________________________________________________________________________
5. En la primera columna de la tabla 2 escriba todas las combinaciones de las

señales de entrada, configure los interruptores de la tarjeta con cada una
de las combinaciones, y registre el valor de salida obtenido durante la
verificación.

Tabla 2. Verificación.
Preguntas
1. ¿Para qué se utiliza la entidad?
2. ¿Para qué se utiliza la arquitectura?
3. ¿Para qué sirve el banco de prueba?

4. ¿Para qué se utiliza el archivo con extensión xdc?
5. ¿Para qué se utiliza el archivo con extensión bit?
Conclusiones por integrante

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Sistemas Digitales I Introducción al VHDL

PRÁCTICA 2. INTRODUCCIÓN AL VHDL

Objetivo: el alumno implementará el diseño en VHDL de un circuito digital

Material y equipo utilizado:

Un lenguaje de descripción de hardware (HDL) es similar a un lenguaje de

La etapa de síntesis es el proceso de generar un circuito lógico a partir de una

Cuando un circuito se representa mediante una expresión lógica se puede simular

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Después de la síntesis el siguiente paso es el diseño físico, es decir,

En un simulador de diagramas de tiempo es posible analizar el funcionamiento del

VHDL su organización y arquitectura

Existen cinco tipos de unidades de diseño en VHDL, aunque no siempre se utilizan

• Declaración de la entidad (entity).

Las dos secciones principales son la declaración de la entidad y el cuerpo de

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o falso en una expresión), std_logic_vector (representa un conjunto de bits para

1. Descripción del problema.

En un sistema digital de cuatro bits de entrada se requiere detectar si el número

2. Defina la entidad del sistema digital.

3. Creación de un nuevo proyecto

Ejecute la aplicación Vivado de Xilinx donde despliega un menú de cuatro

Figura 1. Ventana para crear el archivo fuente módulo VHDL.

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Al seleccionar Next aparece la siguiente ventana. En la figura 2 se muestra un

Figura 2. Tipo de proyecto.

5. Configuración del dispositivo

Seleccione Next para seleccionar el tipo de dispositivo. En la ventana de

➢ Product category: General Purpose.

Seleccione Next para guardar la configuración para luego finalizar la creación

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Figura 3. Configuración de dispositivo.

6. Agregar archivo fuente

En la ventana de fuentes, Sources, seleccione el ícono para agregar una

Figura 4. Agregar fuente.

Seleccione la segunda opción de agregar o crear fuentes de diseño, ver figura

Maribel Gómez Franco 2023-1 5

Figura 5. Agregar fuente de diseño.

Seleccione Next. En la siguiente ventana, ver figura 6, se elige la opción de

Figura 6. Crear archivo fuente.

Otras opciones para agregar una fuente son (figura 7)

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Figura 7. Opciones para agregar una fuente.

7. Editar archivo fuente

Después de finalizar la creación del proyecto, se desprende una ventana para

Al seleccionar OK se crea el esqueleto del programa en VHDL que se encuentra en

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diseño, coloque el cursor en el nombre del archivo, en la ventana Sources, y

Listado 1 Esqueleto del archivo fuente (vhd).

Elabore la tabla de verdad del detector de números primos, utilice álgebra de

De la expresión simplificada que acaba de obtener reemplace las operaciones

Operación booleana Reemplazarla por

En la arquitectura, después de la palabra begin escriba la ecuación booleana en

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Listado 2 Ejemplo de arquitectura con ecuaciones booleanas.

9. Síntesis e implementación del diseño

El diseño se tiene que sintetizar e implementar para verificar si hay errores y

Figura 9. Ejecución de la síntesis del diseño.

Una vez finalizada la síntesis en la parte superior derecha se muestra la leyenda

Figura 10. Ejecución de la implementación del diseño.

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Después de que la implementación se realizó exitosamente, seleccione OK para

Figura 11. Ejecución de la implementación del diseño.

Figura 12. Asignación de puertos de entrada/salida.