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GUIA ACTIVE-HDL 7.2 STUDENT EDITION.

Active-HDL
Introduccin a VHDL
Entre los circuitos integrados que se utilizan en el diseo digital se encuentran, segn su escala de integracin o nmero de compuertas, los SSI, MSI, LSI, VLSI, ULSI, GSI., algunos de ellos permiten ser programados por el usuario, entre estos estn los PLD, los mismos se utilizan en muchas aplicaciones para reemplazar a los circuitos SSI y MSI. Entre los dispositivos que se clasifican como PLD estn: los PAL, PLA, GAL, CPLD y FPGA. Estos dispositivos para su programacin requieren un software, un hardware representado en un prototipo, el cual se programa luego de realizar la sntesis del circuito usando lenguaje de descripcin de hardware (HDL). Entre los lenguajes de descripcin de hardware se encuentran Verilog y VHDL.

VHDL es un acrnimo que resulta de la combinacin de VHSIC y HDL, que significan Very High Speed Integrated Circuit (Circuito Integrado de Muy Alta Velocidad) y Hardware Description Language (Lenguaje de Descripcin de Hardware), respectivamente. Se trata de un lenguaje diseado a iniciativa del departamento de defensa de Estados Unidos, basado en el lenguaje de programacin Ada. En 1986 el departamento de defensa de E. U. transfiri los derechos a IEEE, con la intencin de que fuera ms ampliamente aceptado por la industria, desde 1987, IEEE se ha encargado de la publicacin y actualizacin del estndar VHDL.

Active-HDL es un programa bajo ambiente Windows orientado al diseo y la simulacin de integrados FPGA. Se pueden usar los lenguajes Verilog o VHDL. Desde el escritorio acceda al programa a travs del cono Active-HDL 7.2SE en Inicio>Programas> Active-HDL 7.2SE. La pantalla inicial ser como la de la siguiente figura:

A continuacin aparecer una pantalla que permitir abrir un proyecto ya existente o crear uno nuevo. Seleccione Crete new workspace y haga click en OK. W.G. 1_2012 Pgina 1/15

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Al seleccionar la creacin de un nuevo proyecto, aparece la herramienta New Design Wizard, que permite, comenzar un diseo con Active-HDL. Aqu puede darse el nombre del proyecto (en este ejemplo se nombrar practica0), Se crear una carpeta donde se almacenar y seleccionar la librera (por defecto tendr el mismo nombre del diseo):

El siguiente cuadro de dilogo permite especificar los contenidos del diseo que se crea. De estas opciones seleccionamos Create an empty design with design flow. Luego, hay
que seleccionar el botn Siguiente.

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En Block Diagram Languaje se selecciona: Default HDL lenguaje y en Default Languaje se selecciona VHDL.

Luego, al activar el botn Flow Settings Aparecer la pantalla de configuracin. En sta, se deben seleccionar las herramientas de sntesis HDL e implementacin.

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Una vez realizados los ajustes, se debe seleccionar la Familia SPARTAN 3E y hacer click en el botn OK, se observar una pantalla con las caractersticas seleccionadas, y al hacer click en el botn Siguiente, aparecer la pantalla donde se le dar el nombre al diseo y el directorio de su ubicacin.

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Del lado izquierdo se tiene la ventana Design Browser, donde se muestran los contenidos del diseo como por ejemplo, los archivos, las libreras, el estado de los archivos, entre otros. La ventana de la derecha llamada manager design flow permite incluir el programa ya sea en su forma de cdigo VHDL (Bloque HDE) diagrama de estados (FSM) o diagrama de bloques (BDE) Seleccione el cono BDE para dibujar el diseo en diagrama de bloques. A continuacin aparecer el asistente que ayudara a crear el diagrama de bloques inicial donde se seleccionar el lenguaje a generar, el nombre del archivo, entidad y arquitectura (Estos son opcionales)

Luego se asignan la cantidad y tipo de entradas y salidas de la siguiente forma:

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A continuacin en la ventana de diagrama de bloques aparecern las seales de entrada y salida, entonces activando de la barra de herramientas el cono Show simbols toolbox o desde la barra de men View>Simbols Toolbox , aparecer una ventana a la derecha con el men basado en compuertas lgicas. Seleccionando la adecuada y arrastrando el smbolo respectivo a la ventana de diagrama se construir el sistema buscado.

Una vez dibujado el diseo, se procede a compilarlo posicionando el ratn en el archivo compuertas.bde mostrado en la ventana Design Browser y seleccionando la opcin Compilar o F11.

En la ventana inferior se mostrar la informacin de las acciones que se efecten a lo largo de las compilaciones, sntesis, simulaciones e implementaciones.

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Desde la barra de herramientas se puede activar el icono que permite generar el cdigo en VHDL

SINTETIZANDO EL PROYECTO:
Sntesis consiste en reducir una descripcin de alto nivel abstraccin a un nivel de compuerta que pueda ser implementado en el circuito. Dicho de otra manera, sntesis es el proceso mediante el cual una descripcin es convertida en un listado de conexiones (netlist) entre las compuertas, registros, multiplexores, etc. de un CPLD o FPGA. Desde la ventana manager design flow se procede a configurar las opciones de sntesis para posteriormente sintetizar el proyecto.

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Active el botn de opciones de sntesis. Se abrir una ventana donde se seleccionar el archivo compuertas como Top Level Unit, se activar VHDL en Simulation Output Format y se seleccionar la tarjeta BASYS2 3s250ecp132 en el men Device. Finalmente se activar Ok.

Para sintetizar se debe activar el cono Syntesis y luego de que esta haya finalizado,

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IMPLEMENTANDO EL PROYECTO:
Desde la ventana manager design flow se procede a configurar las opciones de implementacin para posteriormente implementar el proyecto.

Seleccione Custom constraint file y busque activando el botn Browse el archivo basys2board.ucf

Seleccione Translate y marque Allow Unmatched LOC Consraints. Posteriormente haga click en las flechas de navegacin para observar ms opciones.

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En la pestaa Bitstream desmarque DoNot Run Bitgen y en la pestaa Startup Options seleccione JTAG Clock.

Finalmente haga click en Ok. En la ventana Design Manager Flow haga click en el cono de implementacin y cuando sta se haya completado haga click en Close.

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Para programar el Spartan 3E en la tarjeta BASYS2 se deben adaptar las seales a y b de entrada de ejemplo a los pines de conexin ; igualmente para la salida. Para ella se agregar un archivo compuertas_top al diseo de la siguiente forma: Desde la ventana Design manager Flow seleccione el cono BDE. Aparecern las siguientes pantallas que ya fueron descritas anteriormente.

Asigne el nombre compuertas_top. El nombre de la entidad y arquitectura son opcionales.

Posteriormente se deben definir los nombres de las entradas y salidas segn la tarjeta a usar. Para la BASYS2 los interruptores se denominan SW(7) a SW(0) y los leds se denominan LD(7) a LD(0). Como se van a usar dos entradas, se crear una entrada tipo arreglo de 2 elementos llamada sw(1:0) y una salida tambin tipo arreglo de tres elementos ld(2:0).

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Al aparecer los terminales en el espacio de trabajo el paso prximo es seleccionar de la paleta de herramientas symbols toolbox en el submen practica0 el smbolo correspondiente al sistema recin creado y arrastrarlo al espacio de trabajo

Luego se trazan las conexiones de la entrada SW y de la salida LD (el color marrn de trazo grueso representa un bus.

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A continuacin se conecta cada entrada y salida con el bus respectivo:

Ahora, para definir el bit del bus al cual pertenece cada entrada y cada salida se hace doble click en cada lnea y se escribe el nombre respectivo:

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Una vez finalizada la asignacin de entradas y salidas se compila compuertas_top.bde

En opciones de sntesis se selecciona el archivo compuertas_top.bde como Top level unit. Se sintetiza, se implementa y se procede a almacenar el archivo .bit generado en la tarjeta usando el programa Adept de la compaa Digilent. Al conectar la tarjeta, encenderla y abrir el programa Adept aparecer una ventana como la que sigue:

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Desde la direccin: C:\My_Designs\practica0\practica0\implement\ver1\rev1 se selecciona el achivo compuertas_top.bit . Se activa el botn Program. En ese instante comenzar la programacin. al finalizar el programa correr de forma inmediata.

Observe: a= sw0 y b= sw1 estn en 11. Ld0, que corresponde con el inverso de a esta en 0, ld1 que corresponde a la compuert AND vale en ese momento 1 ld2, que corresponde a la xor vale 0. W.G. 1_2012 Pgina 15/15