Escuela de Ingeniería Eléctrica, Electrónica y de Telecomunicaciones

Sistemas Digitales I
Parcial No. 3

NOMBRE:______________________________________ CÓDIGO:________

Punto 1: [2.0 unidades] Linea de tiempo con FF y Latch Reset asinc

Considere el circuito de la figura. Asuma que el valor inicial de todos los

registros es cero y complete una línea de tiempo de 20 ciclos de reloj con
las señales A, B, C, D, X, Z y Y..

Punto 2: [3.0 unidades]

Considere el circuito de la figura, el cual tiene una FSM cuyo diagrama de
estados también se presenta a continuación:

Puede asumir que el registro PIPO tiene valor inicial 0000 y que la FSM comienza en el “estado 1”. Para este circuito
cumpla con los siguientes requerimientos:
a. Complete una línea de tiempo hasta el ciclo de reloj 30 con las señales Z, X, Y, S y T.
b. Codifique los estados planteados en el diagrama de estados. ¿Cuántos bits tiene el registro de estado (Estado
presente) en su diseño?
c. Determine la tabla de verdad de la lógica del estado siguiente de la máquina de estados
d. Simplifique el circuito y presente solo la ecuación lógica que requiera el menor número de compuertas lógicas
(Opcional: si quiere chicanear con el profe, realice el diagrama esquemático).
e. Determine la tabla de verdad de la lógica de salida (incluyendo todas las salidas) de la máquina de estados.
f. Simplifique el circuito y presente solo la ecuación lógica que requiera el menor número de compuertas lógicas
de la señal de salida Y. (Opcional: si quiere chicanear con el profe, simplifique las otras salidas).

2022 - 1 - Parcial Nº3 1 Docente: W. Salamanca