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[ Arquitectura de Computadores ]
CIRCUITOS SECUENCIALES
Semestre 2008-2
Präsentat
ion
George Boole
1815-1864
• AND (y)
• OR (o)
• NOT (no)
George Boole
1815-1864
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
Las variables Booleanas sólo toman
010101010100101010101010101010010101010110010101
los valores binarios: 1 ó 0.
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
Una variable Booleana representa
010101010100101010101010101010010101010110010101
un bit que quiere decir:
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
Binary digIT
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
010101010100101010101010101010010101010110010101
x y x+y
0 0 0
0 1 1
1 0 1
1 1 1
x y x+y
0 0 0
0 1 1
1 0 1
1 1 1
Compuerta OR:
x
x +y
y
x y xy
0 0 0
0 1 0
1 0 0
1 1 1
x y xy
0 0 0
0 1 0
1 0 0
1 1 1
Compuerta AND:
x
xy
y
x x
0 1
1 0
x x
0 1
1 0
Compuerta NOT:
x x
Compuerta AND:
x
xy
y
x y xy
0 0 0
0 1 0
1 0 0
1 1 1
TABLA DE VERDAD
Compuerta NAND:
x
xy
y
x y xy
0 0 1
0 1 1
1 0 1
1 1 0
TABLA DE VERDAD
Compuerta OR:
x
x +y
y
x y x+y
0 0 0
0 1 1
1 0 1
1 1 1
TABLA DE VERDAD
Compuerta NOR:
x
x +y
y
x y x+y
0 0 1
0 1 0
1 0 0
1 1 0
TABLA DE VERDAD
x
x +y
y
x y x+y
0 0 0
0 1 1
1 0 1
1 1 0
TABLA DE VERDAD
x
x +y
y
x y x+y
0 0 1
0 1 0
1 0 0
1 1 1
TABLA DE VERDAD
Ejercicio:
TEORIA DE AUTÓMATAS
Autómatas finitos
Funciones de transición
S(t+1) = F(H(t), E(t)) expresión genérica
E(t ) S( t 1)
Circuito
Combinacional
Q(t) Q (t 1)
Memoria
[ Circuitos Secuenciales ] Biestables Flip-Flop
Un biestable es un circuito electrónico con dos estados
(manifestados a la salida) estables.
Flip-flop RS
S R Q(t) Q(t+1)
0 0 0
S Q
0 0 1
0 1 0
0 1 1
1 0 0
Q
R 1 0 1
1 1 0
1 1 1
Flip-flop RS
S R Q(t) Q(t+1)
0 0 0 0
S Q
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
Q
R 1 0 1 1
1 1 0 ?
1 1 1 ?
Tabla de
Funcionamiento
Ing. Gustavo Maurokefalidis 33 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Biestables Flip-Flop
Flip-flop RS
Tabla de Excitación
Q(t) Q(t+1) S R
S Q
0 0 0 X
0 1 1 0
Q 1 0 0 1
R
1 1 X 0
Flip-flop RS
Representación
set S
Q
FF
Q
reset R
Flip-flop RS síncrono
CK S R Q
S Q 0 0 Q
CK 0 1 0
Q
1 0 1
R
1 1 ?
R
Ing. Gustavo Maurokefalidis 36 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Biestables Flip-Flop
Flip-flop RS síncrono
CK S R Q
set S Q 0 0 Q
clock CK FF 0 1 0
Q 1 0 1
reset R
1 1 ?
Flip-flop D
D CK D Q
data S 0 0
Q
1 1
clock CK FF
Q
R Sin clock la salida no cambia
Flip-flop D
D Qt Qt+1
D Q 0 0 0
0 1 0
clock
Q 1 0 1
1 1 1
Tabla de
Funcionamiento
Flip-flop D
Qt Qt+1 D
0 0 0
data D Q
0 1 1
clock CK
1 0 0
Q
1 1 1
Tabla de
Excitación
Flip-flop JK
J K Qt Qt+1
0 0 0 0
0 0 1 1
0 1 0 0
J Q 0 1 1 0
1 0 0 1
clock
1 0 1 1
Q
K 1 1 0 1
1 1 1 0
Tabla de
Funcionamiento
Ing. Gustavo Maurokefalidis 41 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Biestables Flip-Flop
Flip-flop JK
Qt Qt+1 J K
0 0 0 x
data J Q
0 1 1 x
clock CK 1 0 x 1
Q 1 1 x 0
K
Tabla de
Excitación
Flip-flop T
T Qt Qt+1
0 0 0
0 1 1
T Q 1 0 1
clock 1 1 0
Q
Tabla de
Funcionamiento
Flip-flop T
Qt Qt+1 T
0 0 0
0 1 1
T
Q 1 0 1
CK 1 1 0
Q
Tabla de
Excitación
1 1 1 1
J Q J Q J Q J Q
CK CK CK CK
K K K K
1 1 1 1
LSB MSB
data
D Q D Q D Q D Q
CK CK CK CK
data
D Q D Q D Q D Q
CK CK CK CK
01 11
10
Diagrama de Transición
Ing. Gustavo Maurokefalidis 49 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
Diseño de un circuito secuencial
x=0
00
x=1 x=1
x=0 01 11 x=0
x=1 x=1
10
Diagrama de Transición x=0 x : señal de control
Ing. Gustavo Maurokefalidis 50 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B
Como el contador tiene dos bits, se
0 0 0 ? ? usarán dos flip-flops (A y B), uno
0 0 1 ? ? para cada bit.
0 1 0 ? ?
0 1 1 ? ?
AB
1 0 0 ? ? x=0
1 0 1 ? ?
1 1 0 ? ?
00
1 1 1 ? ? x=1 x=1
x=0 01 11 x=0
control
x=1 x=1
10
Diagrama de Transición x=0 x : señal de reloj
Ing. Gustavo Maurokefalidis 51 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B
0 0 0 0 0
Tabla de estado
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 1 0 x=0
1 0 1 1 1
1 1 0 1 1
00
1 1 1 0 0 x=1 x=1
x=0 01 11 x=0
control
x=1 x=1
10
Diagrama de estado x=0 x : señal de reloj
Ing. Gustavo Maurokefalidis 52 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B JA KA Qt Qt+1 J K
0 0 0 0 0 ? ? 0 0 0 x
0 0 1 0 1 ? ?
0 1 1 x
0 1 0 0 1 ? ?
0 1 1 1 0 ? ? 1 0 x 1
1 0 0 1 0 ? ?
1 1 x 0
1 0 1 1 1 ? ?
1 1 0 1 1 ? ?
1 1 1 0 0 ? ?
J Q
control CK FF
Usando flip-flops JK cómo deben ser
Q
sus entradas para que A cambie de K
su estado t a su estado t+1?
Ing. Gustavo Maurokefalidis 53 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B JA KA Qt Qt+1 J K
0 0 0 0 0 0 X 0 0 0 x
0 0 1 0 1 0 X
0 1 1 x
0 1 0 0 1 0 X
0 1 1 1 0 1 X 1 0 x 1
1 0 0 1 0 X 0
1 1 x 0
1 0 1 1 1 X 0
1 1 0 1 1 X 0
1 1 1 0 0 X 1
J Q
control
CK FF
Tabla de excitación Q
K
x
Ing. Gustavo Maurokefalidis 55 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
Mapas de Karnough
A B x A B JA KA
0 0 0 0 0 0 X JA
0 0 1 0 1
B
0 X
0 1 0 0 1 0 X
A X X X X
0 1 1 1 0 1 X
1 0 0 1 0 X 0 0 1 0 0
1 0 1 1 1 X 0
1 1 0 1 1 X 0 x
1 1 1 0 0 X 1 KA
B
A 0 1 0 0
X X X X
x
Ing. Gustavo Maurokefalidis 56 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
Mapas de Karnough
A B x A B JA KA
0 0 0 0 0 0 X JA
0 0 1 0 1
B
0 X
0 1 0 0 1 0 X
A X X X X
0 1 1 1 0 1 X
1 0 0 1 0 X 0 0 1 0 0
1 0 1 1 1 X 0
1 1 0 1 1 X 0 x
1 1 1 0 0 X 1 KA
B
A 0 1 0 0
JA = Bx
X X X X
KA = Bx
x
Ing. Gustavo Maurokefalidis 57 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B JB KB Qt Qt+1 J K
0 0 0 0 0 ? ? 0 0 0 x
0 0 1 0 1 ? ?
0 1 1 x
0 1 0 0 1 ? ?
0 1 1 1 0 ? ? 1 0 x 1
1 0 0 1 0 ? ?
1 1 x 0
1 0 1 1 1 ? ?
1 1 0 1 1 ? ?
1 1 1 0 0 ? ?
J Q
control
CK FF
Usando flip-flops JK cómo deben ser
Q
sus entradas para que B cambie de K
su estado t a su estado t+1?
Ing. Gustavo Maurokefalidis 58 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
A B x A B JB KB Qt Qt+1 J K
0 0 0 0 0 0 X 0 0 0 x
0 0 1 0 1 1 X
0 1 1 x
0 1 0 0 1 X 0
0 1 1 1 0 X 1 1 0 x 1
1 0 0 1 0 0 X
1 1 x 0
1 0 1 1 1 1 X
1 1 0 1 1 X 0
1 1 1 0 0 X 1
J Q
control
CK FF
Usando flip-flops JK cómo deben ser
Q
sus entradas para que B cambie de K
su estado t a su estado t+1?
Ing. Gustavo Maurokefalidis 59 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
Mapas de Karnough
A B x A B JB KB
0 0 0 0 0 0 X JB
0 0 1 0 1
B
1 X
0 1 0 0 1 X 0
0 1 1 1 0 X 1
A
1 0 0 1 0 0 X
1 0 1 1 1 1 X
1 1 0 1 1 X 0 x
1 1 1 0 0 X 1 KB
B
x
Ing. Gustavo Maurokefalidis 60 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
Mapas de Karnough
A B x A B JB KB
0 0 0 0 0 0 X JB
0 0 1 0 1
B
1 X
0 1 0 0 1 X 0
A X X 1 0
0 1 1 1 0 X 1
1 0 0 1 0 0 X X X 1 0
1 0 1 1 1 1 X
1 1 0 1 1 X 0 x
1 1 1 0 0 X 1 KB
B
A 0 1 X X
0 1 X X
x
Ing. Gustavo Maurokefalidis 61 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
t t +1
Mapas de Karnough
A B x A B JB KB
0 0 0 0 0 0 X JB
0 0 1 0 1
B
1 X
0 1 0 0 1 X 0
A X X 1 0
0 1 1 1 0 X 1
1 0 0 1 0 0 X X X 1 0
1 0 1 1 1 1 X
1 1 0 1 1 X 0 x
1 1 1 0 0 X 1 KB
B
A 0 1 X X
JB = x
0 1 X X
KB = x
x
Ing. Gustavo Maurokefalidis 62 Arquitectura de Computadores Präsentat
ion
[ Circuitos Secuenciales ] Diseño
JA A
Q
JA = Bx CK FFA
KA = Bx Q
KA
JB = x
JB B
KB = x Q
CK FFB
Q
KB
JA A
Q
JA = Bx CK FFA
KA = Bx Q
KA
JB = x
JB B
KB = x Q
CK FFB
Q
x KB
clock
Ing. Gustavo Maurokefalidis 64 Arquitectura de Computadores
[ Circuitos Secuenciales ] Consideraciones
Consideraciones de diseño:
http://groups.google.com.ar/group/arquitectura-de-los-computadores
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Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
R S R S R S R S R S
Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
J K J K J K J K J K
Puesta Cero
Complementación
Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
J K J K J K J K J K
Puesta Cero
Complementación
Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
J K J K J K J K J K
Puesta Cero
Complementación
Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
J K J K J K J K J K
Puesta Cero
Complementación
Q Q Q Q Q Q Q Q Q Q
An An-1 A2 A1 A0
J K J K J K J K J K
Puesta Cero
Complementación
Transferencia por
medio de un Bus
Registro Registro
Señal
De
Gobierno
Señal Información
De
Gobierno
Información
BUS S
S S
1 2
Registro 1 Registro 2
E E2
BUS E 1
Registro 2
BUS SR2
SR1
Registro 1
SR 1
Nivel
Registro 2
Nivel Bus
ER 2 Impulsional
BUS SR2
SR1
Registro 1
SR 1
Nivel
Registro 2
Nivel Bus
ER 2 Impulsional
BUS SR2
SR1
Registro 1
Impulso Reloj
Registro 2
SR 1
ER 2
BUS SR2
SR1
Registro 1