09 - Ctos Secuenciales Sincronicos Analisis

Universidad Nacional de Moreno
Circuitos Secuenciales
Sincrónicos - Análisis
Debo agradecer los textos e imágenes que

fueron tomadas del libro de Técnicas
Digitales del Ing. Jorge Sinderman
Autor : Ing. Daniel Acerbi – Mayo 2018
Indice
Generalidades
Maquinas de estado finitos
– Maquina de Moore
– Maquina de Mealy
Maneras de estudiar los Circuitos Secuenciales
Sincrónicos
– Análisis y Síntesis
Análisis de circuitos Secuenciales Sincrónicos,
Diagrama de Estados y Transiciones, Análisis de
formas de onda .
– Ejemplo 1
– Ejemplo 2 – Descripción VHDL
– Ejemplo 3 - Descripción VHDL
Autor : Ing. Daniel Acerbi - 2018 2
1
Generalidades
En los circuitos secuenciales, el estado de la salida es, no solo
función del valor que tomen las entradas, sino también de la historia
previa de las mismas, es decir son circuitos con memoria de él o los
estados anteriores .
Z = f ( D, C, B, A, Estado Previo )
A los CSS se los conoce también como Maquinas de Estados Finitos .
Esquema :
Salidas
Entradas
Circuito (ecuaciones de salida)
Combinacional
Flip flops
reloj
Variables de estado
Entradas preparatorias Estado (interno)
(ecuaciones de excitación) (ecuaciones de aplicación
o de estado futuro)
Maquinas de Estados Finitos

Las Maquinas de Estado se pueden clasificar
en :
– Maquina de Moore : La salida no depende de
las entradas
– Maquina de Mealy : La salida depende de las
entradas
La señal de CLK llega a todos los Flip Flops
que pueda tener la Maquina al mismo tiempo .
2
Maquina de Moore
En esta máquina de estados las salidas son
función del estado interno .
El esquema de esta maquina de estados es :
Variables de Estado
Ec. de Excitación Interno
Circuito Circuito
Entrada Combin. 1 Flip Flops Combin. 2
CLK
Salida
Ec. de Aplicación
Maquina de Mealy
En esta máquina de estados las salidas son
función del estado interno y de las entradas al
circuito .
El esquema es el siguiente :
Ec. de Excitación
Circuito
Combin. 2
Circuito
Entrada Combin. 1 Flip Flops
Salida
CLK
Variables de Estado
Interno
Ec. de Aplicación
3
Ejemplos
Maquinas de Moore:
Circuitos lógicos que no poseen entradas.
Circuitos lógicos que no tienen su lógica de salida relacionada con la
entrada directamente o mediante un inversor.
Solo posee salidas de

estado: Q1; Q2; Q3
La entrada In no accede
a la compuerta de salida
AND.
Ejemplos
Maquinas de Mealy:
Circuitos lógicos que posee una o mas entradas (In).
Circuitos lógicos que tienen su lógica de salida relacionada con la
entrada directamente o mediante un inversor.
La entrada In accede a
la compuerta de salida
AND.
4
Formas de estudiar los CSS
El estudio de los Circuitos Secuenciales Sincrónicos
(CSS) se puede realizar de 2 maneras, dependiendo
ellas del punto de partida .
Para estudiar estos circuitos se utilizan los Diagramas
de Estados y Transiciones .
Las formas son :
– Análisis de los Circuitos :
– El análisis parte de tener, como dato, el circuito y querer
saber para que sirve el mismo. El método que
aplicaremos nos permitirá obtener el Diagrama de
Estados y Transiciones del circuito .
– Síntesis de los Circuitos : Aquí partiremos de una
problemática particular, obtendremos el Diagrama de
Estados y Transiciones que cumpla con las condiciones
del problema, y a partir de este Diagrama obtendremos
el circuito que cumple los requerimientos planteados .
Análisis de Circuitos Secuenciales Sincrónicos

Para el Análisis partiremos de un determinado circuito
y obtendremos el Diagrama de Estados y Transiciones,
este diagrama nos permitirá conocer el
funcionamiento del circuito .
Para el análisis partiremos del siguiente circuito :
QA QB
SA QA SB QB
CLK CLK
RA QA RB QB
CLK
5
Análisis de Circuitos Secuenciales Sincrónicos
QA QB
Ec. De Excitación
SA QA SB QB
CLK CLK
RA QA RB QB
CLK
Señal de Reloj Ec. De Aplicación
Salidas Variables de estado

Entradas
Circuito (ecuaciones de salida)
Combinacional
Flip flops
Este circuito en reloj
particular no
posee entradas ni
salidas Variables de estado
Entradas preparatorias Estado (interno)
(ecuaciones de excitación) (ecuaciones de aplicación
Autor : Ing. Danielo de
Acerbi
estado -futuro)
2018 11
Generalidades del análisis

QA QB
SA QA SB QB
CLK CLK
Variables de estado
RA QA RB QB
CLK
Vemos que la señal de reloj llega a todos los Flip Flop al mismo tiempo, por lo tanto
se trata de un circuito secuencial sincrónico .
Ambos Flip Flops cambiarán de estado al mismo tiempo, el motivo es que ambos
reciben simultáneamente la señal de Reloj .
Las salidas del circuito son directamente las salidas Q de los Flip Flops ( salidas de
estado interno QA y QB ) ademas no posee una señal de entrada ni una de salida
(como la teníamos en lógica combinacional). Por lo tanto el circuito es una Máquina
de Moore .
El circuito cambiara de estado cuando la señal del reloj pase de 1 → 0; osea en el
flanco descendente de la señal de clock .
6
Escribo la o las ecuaciones de salida
QA QB
SA QA SB QB
CLK CLK
RA QA RB QB
CLK
El circuito al no presentar una salida particular,

no podré escribir esta ecuación .
Escribo las ecuaciones de excitación

QA QB
SA QA SB QB
CLK CLK
RA QA RB QB
CLK
Las ecuaciones de excitación son aquellas que encontramos en las

entradas de los Flip Flops ( SA; RA; SB y RB ) .
SA = B.A
RA = B Para simplificar la escritura de las ecuaciones
SB = A se sugiere la siguiente igualdad :
RB = 0 QA = A; QB = B; Q*A = A*; Q*B = B*
7
Escribo las ecuaciones de aplicación
QA QB
A* = B
SA QA SB QB
B* = A+B
CLK CLK
RA QA RB QB
CLK
Las ecuaciones de aplicación me darán el estado al que va a transicionar

cada uno de los Flip Flops, cuando reciban el pulso de CLK. Debemos
pensar que podremos tener mas de un tipo de Flip Flop en un CSS.
Ec. Característica del FF RS :
– Q* = S + R.Q
A* = SA + RA. A = B.A + B.A = B. ( A+A ) = B.1 = B
B* = SB + RB. B = A + 1.B = A + B
Tabla de Verdad
Realizo la Tabla de Verdad con las Ecuaciones de Aplicación que
calculamos anteriormente .
Esta tabla de verdad presentara los estados presentes del circuito y
los estados a los que transicionara el mismo, cuando le llegue el
flanco descendente de la señal de reloj. A estos estados los
denominamos estados futuros .
Ec. De Aplicación B A B* A*
A* = B 0 0 0 0
B* = A+B 0 1 1 0
1 0 1 1
1 1 1 1
Estado Actual Estado Futuro
8
Diagrama de Estados y Transiciones
El Diagrama de Estados y Transiciones es otra forma
de escribir la tabla de verdad, en el expresamos como
va cambiando de estado nuestro CSS .
Lo que hace transicionar el circuito de un estado a
otro es la señal de Reloj (CLK) .
Como representamos el Diagrama :
Estado BA = 00
Estado Estable
Actual Representación de los
estados estables
La flecha indica la
transición de un BA = 01
estado estable a otro,
Estado
y la misma se Futuro
efectúa cuando la
señal de Reloj pasa
de 1→0 Estado Estable
Construcción del Diagrama de Estados y Transiciones

Partimos de la Tabla de Verdad :
B A B* A*
0 0 0 0 Si estoy en el estado 00, quedo en el mismo estado
0 1 1 0 Si estoy en el estado 01, paso al estado 10
1 0 1 1 Si estoy en el estado 10, paso al estado 11
1 1 1 1 Si estoy en el estado 11, quedo en el mismo estado
Descripción del funcionamiento: El circuito cambiará de

BA estado cada vez que la
•Si el circuito arranca en 00, nunca
señal de Reloj pase de
saldrá de ese estado, por mas
00 0→1
01 pulsos de Reloj que le lleguen
•Si el circuito arranca del 01, con
un pulso de Reloj, pasa a 10 La cantidad de estados
estables es 2n donde n
•Si el circuito esta en 10, con un es el numero de Flip
pulso de Reloj, pasa a 11 Flops .
•Si el circuito esta en 11,
10 11 permanecerá en ese estado
aunque le lleguen pulsos de Reloj

9
Estado Inicial
Si arranca en 00,
Estado Inicial 01 00
nunca saldrá de
ese estado
10 11
Analizando el Diagrama de Estados y Transiciones

vemos que existe la necesidad de hacer arrancar el
circuito en un estado distinto del B=0; A=0, ya que
nunca saldría del mismo .
El estado inicial debería ser B=0; A=1, para que con 2
pulsos de Reloj alcance el estado final B=1; A=1 .
Debemos trabajar con el PS y CL de los Flip Flop para
poder arrancar el circuito en el mencionado estado .
Circuito de Arranque Automático y Reset

De acuerdo al Diagrama debemos hacer arrancar el circuito
en B=0; A=1 para que pueda operar normalmente .
QA QB
Vcc
Ps
SA Ps QA SB QB
CLK
Vcc CLK
RA QA RB QB
Cl Cl
CLK
Vcc
Reset
En verde esta el circuito de Reset Automático, pones el estado inicial B=0; A=1
10
Diagrama temporales
Análisis temporal de los distintos estados del circuito
Estado Inicial B=0; A=1
CLK
El circuito de Reset, Después del 2do. Oprimo el

pone de manera pulso de Reloj el pulsador del
asincrónica B=0; estado del circuito Reset ( se
A=1 en el momento queda en B=1; A=1 produce el
del encendido indefinidamente, reset
hasta que hagamos Asincrónico )
actuar a la señal de
Reset
Funcionamiento de los CSS

Todas las entradas de los FFs están establecidas
y estables.
Los FFs solo cambiaran de estado en los flancos
activos de la señal del reloj.
Los FFs
cambian de
estado en
los flancos
ascendentes
de la señal
de reloj
11
El régimen transitorio finaliza una vez que ha
transcurrido el tiempo de propagación máximo del
circuito (red combinacional de mayor tiempo de
demora); a partir del ultimo cambio ocurrido en el
estado de los FFs.
Tiempo de
demora de
la red
combinacion
al mas larga
del circuito

Para que la salida de los circuitos combinacionales
puedan registrarse correctamente deberán ser
estables un tiempo antes del flanco activo del reloj,
ese tiempo es el tiempo del Set Up (tsu).
12
Calculo de la Frecuencia máxima de
operación de un CSS
La Frecuencia máxima (fclk max)de la señal de reloj de un
CSS, viene dada por la expresión:
Donde el tpLC max es el tiempo de propagación del bloque

combinacional mas lento de los existentes en el circuito.
La frecuencia máxima de la señal del reloj del circuito
siempre debe ser menor que la frecuencia máxima de
operación de los FFs (se obtiene de la hoja de datos del
FF).
Correcto funcionamiento de un CSS

Un determinado CSS funcionando con una
frecuencia de reloj menor que la calculada por la
formula anterior funcionara correctamente si:
– Se emplean FFs activados con el mismo flanco de disparo,

o todos flancos ascendentes o todos descendentes .
– La señal de reloj debe llegar a todos los FFs al mismo
tiempo.
– Durante el período de operación no se activan las entradas
de fuerza ( Ps y Cl).
– No existe lógica combinacional realimentada .
– Todas las entradas de los FFs y de los circuitos
combinacionales están conectadas.
13
Análisis Temporal del circuito ejemplo
Para realizar el análisis temporal de los circuitos
secuenciales sincrónicos debemos tener presente 2
instancias de calculo :
El 1er. análisis lo efectuaremos sobre el tiempo que el
circuito tarda en cambiar de estado, o sea el tiempo
que tarda de pasar de un estado estable a otro estado
estable .
El 2do. análisis lo efectuaremos calculando la
frecuencia máxima del reloj o también denominada
frecuencia de operación del circuito.
Esta frecuencia máxima será menor a la máxima
frecuencia de operación de los flip flops .
Calculo de tiempo que tarda en cambiar de

estado el CSS
En este análisis debemos tener en cuenta el td de los Flip
Flops (tdFF). Supongamos que dicho tiempo es de 30 nseg .
Al llegar el flanco de bajada de la señal de Reloj ambos flip
flops cambiaran de estado al mismo tiempo y lo harán en
un tiempo igual al tiempo de demora, o sea en 30 nseg .
El circuito necesitara 30 nseg para pasar de un estado a
otro .
tdFF = 30 nseg
Para pasa de un 01 00
estado a otro
necesita 30 ns, y
ambos flip flop lo
hacen
simultáneamente
( en paralelo ) 10 11
14
Calculo de la frecuencia máxima de operación
QA QB
Vcc
SA Ps QA SB Ps QB
Vcc CLK CLK
RA Cl QA RB Cl QB
CLK
Vcc
Reset
tdRS = 30 ns tdAND = 35 ns tsetup = 10 ns fmaxFF = 25MHZ
La entrada SA, es la entrada que presenta la mayor demora

combinacional .
tdtot = tdRS + tdAND + td setup
– Tdtot = 30 ns + 35 ns + 10 ns = 75 ns
La Frecuencia Máxima de trabajo permitida es de :
– fmax = 1 / tdtot = 1 / 75 ns = 13,33 MHZ
Nuevo Análisis
Este nuevo circuito :
QA QB
M
Vcc TA QA TB QB
CLK CLK
QA QB
CLK
15
Generalidades del análisis
QA QB
M
Vcc TA QA TB QB
CLK CLK
QA QB
CLK
Vemos que la señal de reloj llega a todos los Flip Flop al mismo tiempo, por lo tanto
se trata de un circuito secuencial sincrónico .
Ambos Flip Flops cambiarán de estado al mismo tiempo, el motivo es que ambos
reciben simultáneamente la señal de Reloj .
Las salidas del circuito son directamente las salidas Q de los Flip Flops ( salidas de
estado interno QA y QB ) ademas posee una señal de entrada, que no actúa
directamente sobre la salida. Por lo tanto el circuito es una Máquina de Moore .
El circuito cambiara de estado cuando la señal del reloj pase de 1 → 0; osea en el
flanco descendente de la señal de clock .
Escribo la o las ecuaciones de salida

QA QB
M
Vcc TA QA TB QB
CLK CLK
QA QB
CLK
El circuito al no presentar una salida particular, no

podré escribir esta ecuación .
16
QA QB
M
Vcc TA QA TB QB
CLK CLK
QA QB
CLK
Las ecuaciones de excitación son aquellas que encontramos en las

entradas de los Flip Flops ( TA; TB ) .
TA = 1
TB = A ⊕ B Para simplificar la escritura de las ecuaciones,
recordar que, se sugiere la siguiente igualdad :
QA = A; QB = B; Q*A = A*; Q*B = B*

QA QB
M
A* = A
Vcc TA QA TB QB B* = M ⊕ A ⊕ B
CLK CLK
QA QB
CLK

cada uno de los Flip Flops, cuando reciban el pulso de CLK. Debemos
pensar que podremos tener mas de un tipo de Flip Flop en un CSS.
Ec. Característica del FF T :
– Q* = T ⊕ Q
A* = TA ⊕ A = 1 ⊕ A = A
B* = M ⊕ A ⊕ B
17
Tabla de Verdad
M B A B* A*
Ec. De Aplicación 0 0 0 0 1
A* = A 0 0 1 1 0
B* = M ⊕ A ⊕ B 0 1 0 1 1
0 1 1 0 0
1 0 0 1 1
1 0 1 0 0
1 1 0 0 1
1 1 1 1 0
Autor : Ing. Daniel Acerbi - 2018Estado Actual Estado Futuro

35
Diagrama de Estados y Transiciones con una entrada

Cuando el circuito tiene una entrada, el Diagrama de
Estados y Transiciones debe indicarlo .
La manera correcta de hacerlo es mediante el uso de una
barra y el estado que toma la entrada, 0 o 1 .
Normalmente los datos que entran por la o las entradas son
sincrónicos con la señal de Reloj .
Estado Estable
Estado BA = 00
Indica el valor Actual Representación de los
que toma la 0/ estados estables
entrada 1/
El circuito ira a uno u BA = 10 BA = 01

otro estado futuro Estado Estado
dependiendo del valor Futuro 2
de la señal de entrada .
Futuro 1
De cada estado estable
salen 2 flechas, donde n
es el numero de Estados Estables
entradas del circuito Autor : Ing. Daniel Acerbi - 2018 36
18
Partimos de la Tabla de Verdad para obtener el
Diagrama .
1
Estado
inicial 00 01
M B A B* A* 0
0 0 0 0 1 0 1
1 0
0 0 1 1 0
0
0 1 0 1 1 11 10
0 1 1 0 0 1
1 0 0 1 1 •Analizando el diagrama vemos que el
circuito es un contador binario
1 0 1 0 0
ascendente descendente módulo 4 .
1 1 0 0 1 •La señal M es la que le permite cambiar
al contador de forma de contar. Si M=0
1 1 1 1 0
es ascendente; si M=1 es descendente .
•El estado 00, debemos considerarlo el
Estado Actual Estado Futuro Estado Inicial

De acuerdo al Diagrama vimos que el circuito es un
contador modulo 4 ascendente-descendente y por lo tanto
lo arrancaremos en B=0; A=0 .
Vcc QA Vcc QB
M
PS
Vcc TA PS QA TB QB
CLK CLK
Vcc CL QA CL
QB
CLK
Reset
En verde esta el circuito de Reset Automático, pone el estado inicial B=0; A=0
19
Análisis Temporal Vcc QA Vcc QB
M
PS
Vcc TA PS QA TB QB
CLK CLK
Vcc CL QA CL
QB
CLK
tdT = 30 ns tdXOR = 40 ns tsetup = 10 ns fmaxFF = 25MHZ

Reset
Calculo del tiempo en que los FFs cambian de estado :

– t = tdFF = 30 ns
Calculo de la Frecuencia Máxima de trabajo :
– tdtot = tdFFT + tdXOR + tdsetup
– tdtot = 30 ns + 40 ns + 10 ns = 80 ns
– fmax = 1 / tdtot = 1 / 80 ns = 12,5 MHZ
Descripción en VHDL
20
Diagramas temporales
Reset Ascendente Descendente Reset

Asinc. Asinc.
Ascendente
td = 7,9 ns;
fmax = 126 MHz
Nuevo Análisis
Verificar que el siguiente circuito secuencial sincrónico
se comporta como un divisor de frecuencia por 3 .
Z
Y
JA QA JB QB
CLK CLK
Presenta
KA KB una salida,
QA QB
CLK Vcc por lo
tanto es
una
Maquina
de Mealy
21
Escribo la ecuación de salida
Z
Y
JA QA JB QB
CLK CLK
Presenta
KA KB una salida,
QA QB
CLK Vcc por lo
tanto es
una
Maquina
Z = Y.A de Mealy

Z
Y
JA QA JB QB
CLK CLK
KA KB
QA QB
CLK Vcc
Las ecuaciones de excitación son aquellas que encontramos

en las entradas de los Flip Flops ( JA; KA; JB y KB ) .
JA = B
KA = Y
JB = Y . A
KB = 1
22
Z
Y
JA QA JB QB
CLK CLK
KA KB
QA QB
CLK Vcc

cada uno de los Flip Flops, cuando reciban el pulso de CLK..
Ec. Característica del FF JK :
– Q* = J. Q + K . Q
A* = B . A + Y . A
B* = Y . A . B + 1 . B = Y . A . B
Tabla de Verdad
Y B A B* A* Z
Ec. de Aplicación 0 0 0 0 0 0
A* = B . A + Y . A 0 0 1 0 1 0
B* = Y . A . B 0 1 0 0 1 0
Ec. de Salida: 0 1 1 0 1 0
Z=Y.A 1 0 0 1 0 0
1 0 1 0 0 1
1 1 0 0 1 0
1 1 1 0 0 1
23
Diagrama de Estados y Transiciones con una entrada
y una salida
Cuando el circuito tiene una entrada y una salida, el Diagrama de
Estados y Transiciones debe indicarlo .
La manera correcta de hacerlo es mediante el uso de una barra y
el estado que toma la entrada se coloca a la izquierda y el estado
de la salida a la derecha de la barra .
Normalmente los datos que entran por la o las entradas son
sincrónicos con la señal de Reloj .
Estado Estable
Estado BA = 00
Indica el valor
que toma la Actual Representación de los
0/0 estados estables
entrada y la
salida 1/1
El circuito ira a uno u BA = 10 BA = 01

otro estado futuro Estado Estado
dependiendo del valor Futuro 2
de la señal de entrada .
Futuro 1
De cada estado estable
salen 2 flechas, donde n
es el numero de Estados Estables
entradas del circuito Autor : Ing. Daniel Acerbi - 2018 47

Partimos de la Tabla de Verdad para obtener el
Diagrama .
Estado 0/0 0/0
Y B A B* A* Z
inicial
1/1
0 0 0 0 0 0 01
00
0 0 1 0 1 0 1/0
1/1 X/0
0 1 0 0 1 0
0/0
0 1 1 0 1 0 11 10
1 0 0 1 0 0 •Analizando el diagrama vemos que el circuito

pone su salida Z = 1 cada 3 periodos de la señal
1 0 1 0 0 1 de reloj .
1 1 0 0 1 0 •El estado 00, debemos considerarlo el Estado
Inicial
1 1 1 0 0 1 •La señal Y se comporta como un habilitador del
circuito ya que si partimos del estado inicial no
sale de este hasta que Y = 1 .
Estado Actual Estado Futuro
24
De acuerdo al Diagrama vimos que el circuito debe
arrancar en el estado B=0; A=0 .
Vcc Vcc Z
Y
JA PS QA JB PS QB
CLK CLK
KA KB QB
QA
Vcc CLK CL Vcc CL
Reset En verde esta el circuito de Reset Automático, pone el estado inicial B=0; A=0
Diagrama temporales
T
CLK
Después de 2 pulsos de 3T
El circuito de Reset, Reloj el siguiente pasa a
la salida, siempre que la
pone de manera
entrada Y este en 1. Por
asincrónica B=0;
lo tanto se verifica que el
A=0 en el momento circuito divide por 3
del encendido
25
Diagrama temporales (2)
CLK
El circuito de Reset, Después de 2 pulsos de Reloj el Cae la

pone de manera siguiente pasa a la salida, siempre que señal Y
asincrónica B=0; la entrada Y este en 1. Por lo tanto se
A=1 en el momento verifica que el circuito divide por 3
del encendido
Análisis Temporal Vcc Vcc Z

Y
JA PS QA JB PS QB
CLK CLK
KA KB QB
QA
Vcc CLK CL Vcc CL
tdT = 30 ns tdAND = 40 ns tsetup = 10 ns fmaxFF = 25MHZ
Calculo del tiempo en que los FFs cambian de estado :

Reset
– t = tdFF = 30 ns
Cálculo de la demora de la salida Z :
– tdtot = tdFFJK + tdAND
– tdtot = 30 ns + 40 ns = 70 ns
Calculo de la Frecuencia Máxima de trabajo :
– tdtot = tdFFJK + tdAND + tdsetup
– tdtot = 30 ns + 40 ns + 10 ns = 80 ns
– fmax = 1 / tdtot = 1 / 80 ns = 12,5 MHZ
26
Descripción en VHDL
Ec. de Aplicación
A* = B . A + Y . A
B* = Y . A . B
Ec. de Salida
Z=Y.A
JA = B
KA = Y
JB = Y . A
KB = 1
Diagrama temporales
Simulación Temporal
T Se puede observar que

por la salida W se obtiene
una frecuencia CLK/3 .
3T
El tiempo de demora del

circuito es tdW = 8,1 ns
27
Problemas con la señal del reloj
La característica principal de los CSS es que la señal del reloj
debe llegar a todos los FFs al mismo tiempo.
Pero si se trabaja a frecuencias por encima de los 100 MHz,
esta simultaneidad puede complicarse por las características
físicas del circuito impreso y del montaje de los componentes.
En este caso habrá un desfasaje o demora en la llegada de los
pulsos de reloj a los FFs.
Esa demora se denomina skew del reloj.
Un CSS puede admitir un valor máximo de skew; pero el
análisis de este problema no corresponde tratarlo en la
asignatura. Es un tema que se ve cuando se estudian las
estructuras básicas de las FPGA.
Descripción de Maquinas de
estado MEF con VHDL
28
Implementación de una máquina
de estados
En el ambiente ISE hay 3 maneras
distintas de describir una máquina de
estados. Ellas son:
– Con el código VHDL
– Con el editor de máquinas de estado
– Con la captura de esquemas
En nuestro caso utilizaremos la 1er.
opción. Con código VHDL.
Datos Enumerados
Es común utilizar datos enumerados para nombrar los
estados de la ME.
Nombre los estados en esta lista tal cual los nombró en el
diagrama de estados y transiciones.
29
Datos enumerados (ejemplo)
Implementación con Xilinx Synthesis

Technology (XST)
Esta herramienta reconoce (y por lo tanto optimiza)
tres tipos de descripciones VHDL (sincrónicas):
– Descripción de un proceso.
– Descripción de dos procesos
– Descripción de tres procesos
30
Ejemplo de descripción (1)
31
Diagrama de estados y transiciones

Ejemplo 2
Tenemos el diagrama del contador, punto
de partida de la descripción.
1
Estado
inicial 00 01
0
0 1
1 0
0
11 10
32
Descripción en
VHDL
Simulación del contador
Tiempo de demora del

contador 7, 1 ns =>
fmax = 140 MHz
33
Diagrama de estados y transiciones
Ejemplo 3
Tenemos el diagrama del contador, punto de
partida de la descripción.
0/0 0/0
Estado
inicial
1/1
00 01
1/0
1/1 X/0
0/0
11 10
Descripción en
Estad
VHDL
o
inicial
0/0 0/0
1/1
00 01
1/0
1/1 X/0
0/0
11 10
34
Fin de la Presentación
Circuitos Secuenciales
Sincrónicos - Análisis
35

09 - Ctos Secuenciales Sincronicos Analisis

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Maquinas de Estados Finitos

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Solo posee salidas de

Autor : Ing. Daniel Acerbi - 2018 8

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Análisis de Circuitos Secuenciales Sincrónicos

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Señal de Reloj Ec. De Aplicación

Salidas Variables de estado

Generalidades del análisis

El circuito al no presentar una salida particular,

Autor : Ing. Daniel Acerbi - 2018 13

Escribo las ecuaciones de excitación

Las ecuaciones de excitación son aquellas que encontramos en las

Autor : Ing. Daniel Acerbi - 2018 14

Las ecuaciones de aplicación me darán el estado al que va a transicionar

A* = SA + RA. A = B.A + B.A = B. ( A+A ) = B.1 = B

Estado Actual Estado Futuro

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Construcción del Diagrama de Estados y Transiciones

0 1 1 0 Si estoy en el estado 01, paso al estado 10

1 0 1 1 Si estoy en el estado 10, paso al estado 11

1 1 1 1 Si estoy en el estado 11, quedo en el mismo estado

Descripción del funcionamiento: El circuito cambiará de

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Analizando el Diagrama de Estados y Transiciones

Circuito de Arranque Automático y Reset

El circuito de Reset, Después del 2do. Oprimo el

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Funcionamiento de los CSS

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Funcionamiento de los CSS

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Donde el tpLC max es el tiempo de propagación del bloque

Correcto funcionamiento de un CSS

– Se emplean FFs activados con el mismo flanco de disparo,

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Calculo de tiempo que tarda en cambiar de

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Vcc CLK CLK

tdRS = 30 ns tdAND = 35 ns tsetup = 10 ns fmaxFF = 25MHZ

La entrada SA, es la entrada que presenta la mayor demora

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Escribo la o las ecuaciones de salida

El circuito al no presentar una salida particular, no

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Las ecuaciones de excitación son aquellas que encontramos en las

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Escribo las ecuaciones de aplicación

Las ecuaciones de aplicación me darán el estado al que va a transicionar

Autor : Ing. Daniel Acerbi - 2018Estado Actual Estado Futuro

Diagrama de Estados y Transiciones con una entrada

El circuito ira a uno u BA = 10 BA = 01