UTN-FRC TECNICAS DIGITALES I GUIA DE TRABAJOS PRACTICOS 2011 Ing. Francisco G.

Gutierrez

MULTIPLEXORES CODIFICADORES Y DECODIFICADORES

1. Determine las funciones lógicas correspondiente a los siguientes esquemas con multiplexores. Exprese la función
como suma de miniterminos.
FA=?
1 D0
1 D1
E
0 D2
E
1 D3 MUX 8 a 1
D0 MUX 2 a 1
0 D4 F
0 D5 1 D1
0 D6
S0 1K
1 D7

A S0
S1
B GND
C S2
D
FB=?
U?

0 D0
MUX 4a1
1 D1

VCC
0 D2
1 D3
D U?
E
A S0 S1
1K
B D0
C F
D1
S0
U?
MUX 2 a 1
0 D0
0 D1

1 D2
1 D3 MUX 4a1

S0 S1

FC=?
1 2
E

0 D0
Mux 4 a 1
1 D1

A D2
0 D3

S0 S1
A
B
C
D E

0 D0
0 D1

1 D2
MUX 4 a 1
1 D3
U?
S0 S1

F
VCC OR2S
E

1 D0
A D1 Mux 4 a 1

1 D2
0 D3

S0 S1

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2. Resolver las siguientes funciones lógicas con dos multiplexores de 4:1. Junto a cada función a resolver se encuentra la
referencia a la combinación de multiplexores a utilizar. Con el tipo de MUX ver la tabla de verdad para la combinación de
la salida.

a) fa(ABC) = ∑ 0, 2, 3, 5, 7 [Mux1,Mux1],[Mux2,Mux2], [Mux3,Mux3]

b) fb(ABC)=∑ 1, 3, 4, 6, 7 [Mux2,Mux2],[Mux3,Mux3],[Mux1,Mux2]
c) fc(ABC)= ∑ 0, 2, 4, 5, 6, 7 [Mux3,Mux3],[Mux1,Mux2],[Mux3,Mux1]
d) fd(ABCD)= ∑ 1,3, 4, 7, 10, 12, 14 [Mux3,Mux1], [Mux3,Mux2], [Mux1,Mux2]

Mux1    Mux2 
CE  A  B  out    CE A B out 
1  x  x  1    0  x x 0 
0  0  0  In0    1  0 0 In0 
0  0  1  In1    1  0 1 In1 
0  1  0  In2    1  1 0 In2 
0  1  1  In3    1  1 1 In3 
                 
                 
Mux3           
CE  A  B  out           
1  x  x  Z           
0  0  0  In0           
0  0  1  In1           
0  1  0  In2           
0  1  1  In3           

3. Implementar las siguientes funciones utilizando un multiplexor de 8 a 1.

a) fa(ABCD) = П 0, 2, 3, 5, 7,12,10,14
b) fb(ABCD)=∑ 1, 3, 4, 6, 7
c) fc(ABCD)= П 0, 2, 4, 5, 6, 7,10,11,12,15
d) fd(ABCD)= ∑ 1,2,3, 4, 8, 9,10, 12, 14
e) fe(ABCD) = П 0, 2, 3, 5, 7,8, 9, 12, 14,15
f) ff(ABCD)=∑ 1, 3, 4, 6, 7
g) fg(ABCD)= П 0, 2, 4, 5, 6, 7, 14, 15
h) fh(ABCD)= ∑ 0,1, 4, 7, 10, 12, 14

4. Implementar las siguientes funciones utilizando un multiplexor de 4 a 1.

a) fa(ABCD) = ∑ 0, 2, 3, 5, 7,12,10,14
b) fb(ABCD)=∑ 1, 3, 4, 6, 7
c) fc(ABCD)= ∑ 0, 2, 4, 5, 6, 7,10,11,12,15
d) fd(ABCD)= ∑ 1,2,3, 4, 8, 9,10, 12, 14
e) fe(ABCD) =∑ 0, 2, 3, 5, 7,8, 9, 12, 14,15
f) ff(ABCD)= П 1, 3, 4, 6, 7
g) fg(ABCD)= ∑ 0, 2, 4, 5, 6, 7, 14, 15

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h) fh(ABCD)= П 0,1, 4, 7, 10, 12, 14

5. Diseñar un decodificador BCD a 7 segmentos utilizando multiplexores de 4 a 1 tipo CD4052. En caso de que se
presente a la entrada un dato erróneo inhibir la salida utilizando la señal de selección del chip.

6. Describir un multiplexor 8:1 y otro de 4:1 con control de salida para tercer estado en VHDL utilizando “WHEN
ELSE”

<name> <= <expression> when <condition> else

<expression> when <condition> else
<expression>;

7. Describir un sumador de 4 bits en VHDL utilizando multiplexores.

7.1. Adjuntar el código fuente.
7.2. Adjuntar la imagen de la simulación.

8. Resolver las siguientes funciones lógicas utilizando un codificador de 3 a 8.

a) fa(ABC) = П 0, 2, 3, 5, 7
b) fb(ABC)= П 1, 3, 4, 6, 7
c) fc(ABC)= П 0, 2, 4, 5, 6, 7
d) fd(ABCD)= П 1,3, 4, 7, 10, 12, 14
e) fg(ABCD)= П 0, 2, 4, 5, 6, 7, 14, 15

9. Implementar el decodificador de errores para un código de Hamming de 9 bits de información utilizando

codificadores de 3 a 8.
10. Diseñar un sistema combinacional con dos entradas A y B de 8 bits cada una, las cuales representan un número entero
sin signo, y una entrada de control extra MIN/MAX. La salida del sistema Z también es de 8 bits. La salida Z=0 si A=B,
Z=min(A,B) si MIN/MAX=1, Z=max(A,B) si MIN/MAX=0.
10.1. Diseñar el sistema utilizando multiplexores.
10.2. Describir el sistema en VHDL.
10.2.1. Adjuntar la descripción.
10.2.2. Adjuntar la pantalla de simulación.

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