República Bolivariana de Venezuela

Universidad Yacambú
Vicerrectorado Académico
Facultad de Ingeniería
Asignatura: Sistemas Digitales

PRACTICA 4
CIRCUITO MSI

Estudiante:
Gerardo Rodrigues Flammia
IEC-193-00165
CI:29831326
Carrera: Ingeniería Electrónica en Computación
 2

LABORATORIO

Sumador (Simulación)

Diseñe un circuito sumador de dos bits empleando compuertas XOR

En el proceso de la suma en binario, se generan dos salidas por cada par de
bits que se sumen, que son el resultado de la suma y lo que se llama bit de
acarreo, a los bits de entrada se les llamará A1 y A0, y a los bits de salida se les
llamará bit de acarreo “C” y del resultado de la suma “S”, entonces la tabla de la
verdad sería la siguiente:

A1 A0 C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

Usando la tabla de la verdad y la técnica del mapa “K”, se obtendrán las

ecuaciones de “C” y “S”:

Para C:

A0/A1 0 1
0
1 1

Entonces para la salida “C” se tiene:

C= A 1. A 0
 3

Para S:

A0/A1 0 1
0 1
1 1

Para la salida “S” se tiene:

S= A 1 . A 0+ A 1. A 0
Esta ecuación de “S” se puede simplificar usando la compuerta OR-EXC,
quedando:

S= A 1 ⊕ A 0

Ya teniendo la ecuación de “S” y de “C” entonces el circuito sería el siguiente:

+5v

R 11 R1 U 1 :A
1k 1k
1 S
3 D1
2
R 10
3 30
A1 A0 7 4LS 86 L E D -G R E E N
1
2
3
4

DSW 1
ON

D IP S W _ 4 C R 12
D2
U 3 :A
OFF

1 3 30
3
8
7
6
5

L E D -G R E E N
2

7 4 LS 08

Imagen 1. Sumador de dos bits, con sus dos salidas “C” y “S”.
 4

Se probará el circuito haciendo tres ejemplos para las entradas.

Primero se prueba con A1 = A0 = 0, quedando:

+5v

R 11 R1 U 1 :A
1k 1k
1 S
3 D1
2
R 10
3 30
A1 A0 7 4 L S 86 L E D -G R E E N
1
2
3
4

DSW 1
ON

D IP S W _4 C R 12
D2
OFF

U 3 :A
1 330
8
7
6
5

3 L E D -G R E E N
2

7 4 L S 08

Imagen 2. Suma cuando A1 = A2 = 0.

Segundo con A1 = 0 y A0 = 1, quedando:

+5v

R 11 R1 U 1 :A
1k 1k
1 S
3 D1
2
R 10
3 30
A1 A0 74 L S 86 L E D -G R E E N
1
2
3
4

DSW 1
ON

D IP S W _ 4 C R 12
D2
OFF

U 3 :A
1 330
8
7
6
5

3 L E D -G R E E N
2

74 L S 08

Imagen 3. Suma cuando A1 = 0 y A2 = 1.

 5

Tercero con A1 = 1 y A0 = 1, quedando:

+5v

R 11 R1 U 1 :A
1k 1k
1 S
3 D1
2
R 10
330
A1 A0 7 4 L S 86 L E D -G R E E N
1
2
3
4

DSW 1
ON

D IP S W _ 4 C R 12
D2
OFF

U 3 :A
1 3 30
8
7
6
5

3 L E D -G R E E N
2

74LS 08

Imagen 4. Suma cuando A1 = 1 y A2 = 1.

Con respecto al funcionamiento del circuito se pudo notar que era correcto, ya
que cuando la se sumó los dos primeros casos solo la salida “S” debió colocarse
en “1” y la salida del acarreo “C” debió colocarse en “0”, en cambio el tercer caso
cuando las entradas eran “1” la salida “S” dio “0” y la del acarreo dio “1” lo cual es
lo correcto.
 6

El siguiente diagrama representa un sumador BCD de 4 bits. Implemente el

circuito con dispositivos reales, donde genere los números BCD, el desarrollo del
circuito combinacional y muestre la suma en displays de 7-segment.

Para generar los dos números de 4 bits BCD se utilizarán dipswitchs, uno para
cada número BCD en la configuración Pull-Up como se muestra a continuación:

+5V
+ 5V

R5 R6 R7 R8
R1 R2 R3 R4 1k 1k 1k 1k
1k 1k 1k 1k

b2 b1
a2 a1

b0 a3 a0
1
2
3
4

b3
1
2
3
4

DSW 2
ON

DSW 1 D IP S W C _ 4
ON

B D IP S W C _4 A
OFF
OFF

5
5

Imagen 5. Dip-Switches de las entradas B y A.

 7

Al tener las dos entradas BCD generadas por los dos Dip-Swtichs, entonces se
pasa a diseñar la etapa del sumador:

U1 U2 "S 0 "
10 9 10 9
A1 S1 A1 S1
8 6 8 6
A2 S2 A2 S2
3 2 3 2
A3 S3 A3 S3
1 15 1 15
A4 S4 A4 S4
11
7
B1
B2
11
7
B1
B2
"S 3 "
4 4
B3 B3
16 16
B4 B4
13 14 13 14
C0 C4 C0 C4
7 4 L S 83 7 4 L S 83

"S 4 "
U 3 :B
4
6
5
U 4 :A
7 4 L S 08 1
3 U 4 :B
2 4
6
U 3 :A 7 4 L S 32 5
1
3 74LS 32
2

7 4 L S 08

Imagen 6. Circuito sumador BCD completo y circuito para obtener “S4”.

El circuito sumador BCD completo requiere de dos sumadores como se puede

observar en la imagen 6, ya que al sumar dos número BCD, si se pasa de 9 el
resultado se debe arreglar el valor de la suma, ya que de 10 en adelante el
número BCD y el binario no son los mismos, y para esto se utilizó un circuito con
compuertas que detecta con un “1” en “S4” si la suma es mayor a 10 y si eso
ocurre sumarle el 6 = 0110 por el segundo sumador a través de la entrada “B”
como lo muestra la imagen 6, pero su la suma no se pasa de 10 entonces la salida
S4 será “0” y no se le suma nada al resultado que dio el primer sumador, con
 8

ayuda de la tabla de la verdad se pudo obtener la ecuación en suma de producto

de la salida “S4”

S 4=C 4 ' + ( S 4 ' . S 3 ' + S 4 ' . S 2' )=C 4+ S 4 ' .(S 2' +S 3 ')

S 4=C 4 ' + S 4 ' .( S 2 ' + S 3 ')

Se muestra la tabla de la verdad para la salida “S4” con respecto a las salidas
del primer sumador, dando:

C4 S4 S3 S2 S1’ S4
’ ’ ’ ’
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 0
0 1 0 1 0 1
0 1 0 1 1 1
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 1
 9

Al obtener el circuito que suma los numero es BCD y su resultado es también

BCD, se pasa a mostrar dichos resultados de la suma por display cátodos común,
los cuales necesitan el circuito integrado 74LS48 como se muestra a continuación:

R 10
2 20
+5V R9
2 20
U5 R 12
7 13 2 20
A QA
1 12
2
B QB
11
R 11
C QC
"S 0 " 6
4
D
B I/R B O
QD
QE
10
9
2 20
R 13
5 15
RBI QF
3 14 2 20
LT QG
7 4 L S 48
R 15
2 20
"S 3 " R 14
2 20
+5V

U6
7 13
A QA
1 12
B QB
"S 4 " 2
6
C
D
QC
QD
11
10
4 9
B I/R B O QE
5 15
RBI QF
3 14
LT QG
7 4 L S 48

D ecenas
R 17 U n id a d e s
2 20
R 16
2 20
R 19
2 20
R 18
2 20
R 20
2 20
R 22
2 20
R 21
2 20

Imagen 7. Decodificadores 74LS48 y displays cátodos común.

 10

Para verificar el funcionamiento se mostrará tres ejemplos:

Primero se prueba con A = 0 y B = 7, quedando:

+5V
+ 5V

R5 R6 R7 R8
R1 R2 R3 R4 1k 1k 1k 1k
1k 1k 1k 1k R 10
220
+ 5V R9
220
b2 b1
a2 a1 U5 R 12
7 13 220
A QA
1 12
2
B QB
11
R 11
C QC
b0 a3 a0
U1 U2 "S 0 " 6
D QD
10
220
1
2
3
4

b3 4 9
B I/R B O QE R 13
1
2
3
4

DSW 2 10
A1 S1
9 10
A1 S1
9 5
RBI QF
15
ON

DSW 1 D IP S W C _4 8
A2 S2
6 8
A2 S2
6 3
LT QG
14 220
ON

B D IP S W C _ 4 A 3 2 3 2
R 15
OFF

A3 S3 A3 S3
1 15 1 15 7 4 L S 48
OFF

A4 S4 A4 S4
220
"S 3"
5

11 11
7
B1
7
B1 R 14
5

B2 B2
4 4
B3 B3 220
16 16
B4 B4 + 5V
13 14 13 14
C0 C4 C0 C4
7 4 L S 83 7 4 L S 83 U6
7 13
A QA
1 12
B QB
"S 4" 2
6
C QC
11
10
U 3 :B 4
D QD
9
B I/R B O QE
4 5 15
RBI QF
6 3 14
LT QG
5
U 4 :A 7 4 L S 48
7 4 L S 08 1
3 U 4 :B
2 4
6
U 3 :A 74LS 32 5
1
3 7 4 L S 32
2

7 4 L S 08

D ecenas
R 17 U n id a d e s
220
R 16
220
R 19
220
R 18
220
R 20
220
R 22
220
R 21
220

Imagen 8. Cuando se tienen las entradas en A = 0 y B = 7.

Segundo se prueba con A = 3 y B = 5, quedando:
+ 5V
+5V

R5 R6 R7 R8
R1 R2 R3 R4 1k 1k 1k 1k
1k 1k 1k 1k R 10
220
+ 5V R9
220
b2 b1
a2 a1 U5 R 12
7 13 220
A QA
1 12
2
B QB
11
R 11
C QC
b0 a3 a0
U1 U2 "S 0 " 6
D QD
10 220
1
2
3
4

b3 4 9
B I/R B O QE R 13
1
2
3
4

DSW 2 10
A1 S1
9 10
A1 S1
9 5
RBI QF
15
ON

DSW 1 D IP S W C _4 8
A2 S2
6 8
A2 S2
6 3
LT QG
14 220
ON

B D IP S W C _4 A 3 2 3 2
R 15
OFF

A3 S3 A3 S3
1 15 1 15 7 4 L S 48
OFF

A4 S4 A4 S4
220
11 11
"S 3 "
5

7
B1
7
B1 R 14
5

B2 B2
4 4
B3 B3 220
16 16
B4 B4 + 5V
13 14 13 14
C0 C4 C0 C4
7 4 L S 83 74 LS83 U6
7 13
A QA
1 12
B QB
"S 4" 2
6
C
D
QC
QD
11
10
U 3 :B 4 9
B I/R B O QE
4 5 15
RBI QF
6 3 14
LT QG
5
U 4 :A 7 4 L S 48
7 4 L S 08 1
3 U 4 :B
2 4
6
U 3 :A 74 LS32 5
1
3 7 4 L S 32
2

74 LS08

D ecenas
R 17 U n id a d e s
220
R 16
220
R 19
220
R 18
220
R 20
220
R 22
220
R 21
220

Imagen 9. Cuando se tienen las entradas en A = 3 y B = 5.

 11

Tercero se prueba con A = 9 y B = 9, quedando:

+ 5V
+ 5V

R5 R6 R7 R8
R1 R2 R3 R4 1k 1k 1k 1k
1k 1k 1k 1k R 10
2 20
+ 5V R9
2 20
b2 b1
a2 a1 U5 R 12
7 13 2 20
A QA
1 12 R 11
B QB
2 11
C QC
b0 a3 a0
U1 U2 "S 0 " 6
D QD
10 2 20
1
2
3
4
b3 4 9
B I/R B O QE R 13
1
2
3
4

DSW 2 10
A1 S1
9 10
A1 S1
9 5
RBI QF
15
ON

DSW 1 D IP S W C _ 4 8
A2 S2
6 8
A2 S2
6 3
LT QG
14 2 20
ON

B D IP S W C _ 4 A 3 2 3 2 R 15
OFF

A3 S3 A3 S3
1 15 1 15 74 LS 48
OFF

A4 S4 A4 S4
2 20
11 11
"S 3 "
5

7
B1
7
B1 R 14
5

B2 B2
4 4 2 20
B3 B3
16 16
B4 B4 + 5V
13 14 13 14
C0 C4 C0 C4
7 4 L S 83 74 LS 83 U6
7 13
A QA
1 12
B QB
"S 4 " 2
6
C QC
11
10
U 3 :B 4
D QD
9
B I/R B O QE
4 5 15
RBI QF
6 3 14
LT QG
5
U 4 :A 74 LS 48
74 LS 08 1
3 U 4 :B
2 4
6
U 3 :A 7 4 L S 32 5
1
3 74 LS 32
2

74 LS 08

D ecenas
R17 U n id a d e s
2 20
R16
2 20
R19
2 20
R18
2 20
R20
2 20
R22
2 20
R21
2 20

Imagen 10. Cuando se tienen las entradas en A = 9 y B = 9.

Con los tres ejemplos se pudo constatar que el circuito funcionó correctamente,
ya que cuando la suma no paso de 9 el número salía por los dos display con el
valor correcto, pero en el tercer caso la suma dio 18 y en binario el 18 es diferente
al BCD, pero el circuito lo arreglo y se puede ver en la imagen 10 que lo paso a
BCD y lo mostro en los display. Es muy común utiliza el circuito sumador en BCD
ya que los display trabajan con números BCD y por tal razón se utilizan estos
circuitos sumadores y decodificadores.
 12

Comparador (Simular)

Emplee el dispositivo 74LS85 y los dispositivos adicionales necesarios para

diseñar un circuito que determine las condiciones de A=B, A>B o A<B de dos
números introducidos a través de un teclado. Con los números de 0 a 9. El teclado
será implementado con pulsadores. El circuito debe mostrar en un display de 7
segmentos el número A más la condición (=, > o <) en un led.

 El circuito tendrá como entrada 10 pulsadores NA, por medio de los

cuales se introducirán los dos números BCD, los pulsadores estarán en
configuración pull up, el circuito queda de la siguiente manera:

+5V

R1 R2
1k 1k R3 R6
R 14 1k 1k
1k R5
1k R9
R7 R8 1k
R4 1k 1k
1k

0 1 2 3 4 5 6 7 8 9

Imagen 11. Teclado para introducir los numero del 0 al 9.

 13

La salida del teclado va a un circuito Codificador de prioridad donde sus

entradas y sus salidas son activas en bajo, quiere decir q cuando se active una
entrada en bajo entonces la salida también se activará en bajo y por la tanto para
que el número codificado se arregle debemos pasarlo por unas compuertas NOT
cada una de las salidas, el encoder a utilizar es el 74LS147, quedando el circuito
como sigue:

U 2 :A
R9
R7 R8 1k 1 2
1k 1k
74LS 04

U1
11
1
12
2
13
3 U 2 :B
1 9
4 Q0
2 7 3 4
5 Q1
3 6
6 Q2
4 14
7 Q3 7 4L S 04
5
8
10
9 U 2 :C
7 4 L S 1 47 5 6

7 4L S 04

U 2 :D
13 12

7 4L S 04

7 8 9

Imagen 13. Circuito Codificador con sus inversores.

 14

Ya el número que sale después de los inversores, se debe buscar guardar de

alguna manera, en este caso se utilizará dos registros de desplazamiento tipo
PIPO (entrada paralela y salida paralela), los cuales se conectan en cascada de
manera de que se vaya guardando un numero en el primer registro PIPO y luego
ese número se pase al segundo registro PIPO de manera de que los dos números
a comparar se guarden en los registros y se puedan comparar en la siguiente
etapa. Para poder guardar los dos números en los registros se necesitan activar
los dos CLK de cada registro, esto se realizar por medio de una compuerta NAND,
el cual sus entradas son las 4 salidas del encoder 147, ya que como son las
salidas activas en bajo, al pulsar alguna de las entradas, en las salidas del
encoder 147 tendrá alguna de sus salidas en bajo haciendo que la NAND genere
un pulso y haga que los CLK se activen y busque guardar los datos de sus
entradas a sus salidas “Qn”, y para asegurar esto se colocaron dos compuertas
NOT en serie de manera de meter unos retrasos y así llegue la señal de reloj igual
a los dos registros.
 15

El circuito se muestra a continuación: +5v

U 2 :A
1 2 U3
3 2
D0 Q0
4 5
74 L S 04 D1 Q1
6 7
D2 Q2
11 10
D3 Q3
+5V 13
14
D4
D5
Q4
Q5
12
15

U 2 :B 9
C LK
1
MR
3 4
7 4 L S 17 4
7 4 L S 04

U 2 :C
5 6

7 4 L S 04

U 2 :D
8
13 12 U 2 :F
74 LS 04
7 4 L S 04
9

U4
5
4

2
1

U 5 :A 3 2
10

D0 Q0
7 4 L S 20 4 5
D1 Q1
U 2 :E 6
D2 Q2
7
74 LS 04 11 10
D3 Q3
13 12
D4 Q4
14 15
11

D5 Q5
9
6

C LK
1
MR
7 4 L S 17 4

+5V

Imagen 14. Uso de los Registro PIPO para poder guardar los datos a comparar.
 16

El paso siguiente de haber guardado los números en los registros PIPO 174 es
pasarlos por un comparador, el cual es el 74LS85, que indicará cuál de los dos
números es mayor, o si son iguales o menor uno del otro, este circuito se muestra
a continuación:

U3 R 15
3 2 3 30
D0 Q0
4 5
6
D1 Q1
7
R 16
D2 Q2
11 10 3 30
D3 Q3
+5V 13
14
D4
D5
Q4
Q5
12
15
R 17
3 30
9
C LK
1
MR R 18
7 4 L S 174 3 30

U7
8

10
A0
U 2 :F 12
A1
7 4 L S 04 13
A2
15
A3
9

9
B0
11
U4 14
B1
B2
3 2 1
10

D0 Q0 B3
4 5 2 7
D1 Q1 A <B Q A <B
U 2 :E 6
D2 Q2
7 3
A =B Q A =B
6
7 4 L S 04 11 10 4 5
D3 Q3 A >B Q A >B
13 12
D4 Q4
11

14 15 7 4 L S 85
D5 Q5
9
C LK
1
MR
7 4 L S 174
R 19 R 20 R 21
+5V

3 30 3 30 3 30

A> B
D1 D2 D3

A= B A< B

Imagen 15. Circuito comparador 74LS85, el cual indicará si A>B, o si A=B o si

A<B.
 17

También, se muestra el circuito para decodificar el número “A” y que se pueda

ver en el display ánodo común usando el 74LS47, que es un decodificador para
este tipo de display, el circuito queda:

R 11
U6 3 30
7 13
A QA
1 12
2
B QB
11
R 12 +5v
C QC
6 10 3 30
+5v D QD
4 9
5
B I/R B O QE
15
R 13
RBI QF
3 14 3 30
LT QG
7 4 L S 47
U3 R 15
3 2 3 30
D0 Q0
4 5
6
D1 Q1
7
R 16
D2 Q2
11 10 3 30
D3 Q3
13 12
14
D4 Q4
15
R 17
D5 Q5
3 30
9
C LK
1
MR R 18
7 4 L S 174 3 30

Imagen 16. Circuito decodificar para display de 7 segmentos con el 74LS47.

 18

El circuito completo es el siguiente:

R 11
+5V U6 330
7 13
A QA
1 12
2
B QB
11
R 12 +5v
C QC
6 10 330
+5v D QD
R1 R2 4
B I/R B O QE
9
R 13
1k 1k R3 R6 5
RBI QF
15
R 14 1k 1k 3
LT QG
14 330
1k R5 U 2 :A
1k R9 U3
7 4 L S 47
R 15
R7 R8 1k 1 2
R4 1k 1k 3
D0 Q0
2 330
4 5
1k 7 4 L S 04
6
D1 Q1
7
R 16
D2 Q2
11 10 330
U1 D3 Q3
11
1
+5V 13
14
D4
D5
Q4
Q5
12
15
R 17
12 330
2
13
3 U 2 :B 9
C LK
1 9 1
2
4 Q0
7 3 4
MR R 18
5 Q1
3 6 7 4 L S 1 74
6 Q2 330
4 14
7 Q3 7 4 L S 04
5
8
10
9 U 2 :C
7 4 L S 14 7 5 6

7 4 L S 04

U 2 :D U7

8
10
A0
13 12 U 2 :F 12
A1
74LS04 13
A2
15
7 4 L S 04 A3

9
9
B0
11
U4 B1

5
4

2
1
14
B2
U 5 :A 3 2 1

10
D0 Q0 B3
0 1 2 3 4 5 6 7 8 9 7 4 L S 20 4
D1 Q1
5 2
A <B Q A<B
7
U 2 :E 6
D2 Q2
7 3
A =B Q A=B
6
74LS04 11 10 4 5
D3 Q3 A >B Q A>B
13 12
D4 Q4

11
14 15 7 4 L S 85
D5 Q5

6
9
C LK
1
MR
7 4 L S 17 4
R 19 R 20 R 21

+5V
3 30 330 330

A> B
D1 D2 D3

A= B

Imagen 17. Circuito completo del comparador BCD.

Para las pruebas se realizarán tres ejemplos:

El ejemplo 1 será cuando A = 3 y B = 3,
R 11
+5V U6 330
7 13
A QA
1 12
2
B QB
11
R 12 +5v
C QC
6 10 330
+5 v D QD
R1 R2 4
B I/R B O QE
9 R 13
1k 1k R3 R6 5
RBI QF
15
R 14 1k 1k 3
LT QG
14 330
1k R5 U 2 :A
1k R9 U3
74LS 47
R 15
R7 R8 1k 1 2
R4 1k 1k 3
D0 Q0
2 330
4 5
1k 74LS 04
6
D1 Q1
7
R 16
D2 Q2
11 10 330
U1 D3 Q3
11
1
+5V 13
14
D4
D5
Q4
Q5
12
15
R 17
12 330
2
13
3 U 2 :B 9
C LK
1 9 1
2
4 Q0
7 3 4
MR R 18
5 Q1
3 6 74 LS 174 330
6 Q2
4 14
7 Q3 74LS 04
5
8
10
9 U 2 :C
7 4 L S 14 7 5 6

74LS 04

U 2 :D U7
8

10
A0
13 12 U 2 :F 12
A1
74LS 04 13
A2
15
74LS 04 A3
9

9
B0
11
U4 B1
5
4

2
1

14
B2
U 5 :A 3 2 1
10

D0 Q0 B3
0 1 2 3 4 5 6 7 8 9 74 LS 20 4
D1 Q1
5 2
A <B Q A <B
7
U 2 :E 6
D2 Q2
7 3
A =B Q A =B
6
74LS 04 11 10 4 5
D3 Q3 A >B Q A >B
13 12
D4 Q4
11

14 15 7 4L S 85
D5 Q5
6

9
C LK
1
MR
74 LS 174
R 19 R 20 R 21
+5V

3 30 3 30 330

A> B
D1 D2 D3

A= B A< B

Imagen 18. Funcionamiento del circuito cuando A = 3 y B = 3.

 19

El ejemplo 2 será cuando A = 2 y B = 8,

R 11
U6 3 30
7 13
A QA
1 12
2
B QB
11
R 12 + 5v
C QC
6 10 3 30
+ 5v D QD
4 9
5
B I/ R B O QE
15
R 13
RBI QF
3 14 3 30
LT QG
7 4 LS 47
U3 R 15
3 2 3 30
D0 Q0
4 5
6
D1 Q1
7
R 16
D2 Q2
11 10 3 30
D3 Q3
13 12
14
D4 Q4
15
R 17
D5 Q5
3 30
9
C LK
1
MR R 18
7 4 L S 1 74 3 30

U7
10
A0
12
A1
13
A2
15
A3
9
B0
11
U4 14
B1
B2
3 2 1
D0 Q0 B3
4 5 2 7
D1 Q1 A<B Q A <B
6 7 3 6
D2 Q2 A=B Q A =B
11 10 4 5
D3 Q3 A>B Q A >B
13 12
D4 Q4
14 15 7 4 LS 85
D5 Q5
9
C LK
1
MR
7 4 L S 17 4
R 19 R 20 R 21
+5V

3 30 330 330

A > B
D1 D2 D3

A = B A < B

Imagen 19. Funcionamiento del circuito cuando A = 2 y B = 8.

El ejemplo 3 será cuando A = 9 y B = 1,

R 11
U6 3 30
7 13
A QA
1 12
2
B QB
11
R 12 +5v
C QC
6 10 3 30
+5v D QD
4 9
5
B I/R B O QE
15
R 13
RBI QF
3 14 3 30
LT QG
7 4 L S 47
U3 R 15
3 2 3 30
D0 Q0
4 5
6
D1 Q1
7
R 16
D2 Q2
11 10 3 30
D3 Q3
+5V 13
14
D4
D5
Q4
Q5
12
15
R 17
3 30
9
C LK
1
MR R 18
7 4 L S 17 4 3 30

U7
8

10
A0
U 2 :F 12
A1
74 LS 04 13
A2
15
A3
9

9
B0
11
U4 14
B1
B2
3 2 1
10

D0 Q0 B3
4 5 2 7
D1 Q1 A <B Q A <B
U 2 :E 6
D2 Q2
7 3
A =B Q A =B
6
74 LS 04 11 10 4 5
D3 Q3 A >B Q A >B
13 12
D4 Q4
11

14 15 74 LS 85
D5 Q5
9
C LK
1
MR
7 4 L S 1 74
R 19 R 20 R 21
+5V

330 3 30 3 30

A > B
D1 D2 D3

A = B

Imagen 20. Funcionamiento del circuito cuando A = 9 y B = 1.

 20

En los tres ejemplos anteriores se pude determinar que el circuito funciona

correctamente, aparte de cumplir con los requerimientos de esta parte de la
práctica.

Generador- detector de Paridad

Implemente el circuito generador de paridad de la figura (a) y muestre la salida

en leds, construya un circuito para generar los datos en D, determine el tipo de
paridad que emplea el circuito de acuerdo al encendido de los leds, qué
modificaciones tendría que realizar para cambiar la paridad. Genere resultados, al
menos con cuatro grupos de datos.

Diseñe la etapa de detección del error basándose en el circuito generador de la

figura (a) de tal forma que si se presenta un error la salida es un ´1´ y cero si no
hay error.

 El circuito tendrá como entrada 15 Switches, por medio de los cuales se

introducirán el dato de entrada a ser transmitido:
 21
+ 5V

R1 R2 R3 R4 R5 R6 R7 R8 R9
1k 1k 1k 1k 1k 1k 1k 1k 1k

1 9
1
2
3
4
5
6
7
8
9
DSW 1
ON

D IP S W C _9
OFF

+5v
10

R 19
R 14 R 15 R 16 R 17 R 18 1k
1k 1k 1k 1k 1k
1
2
3
4
5
6

10 DSW 2 15
ON

D IP S W C _6
OFF
7

Imagen 21. Entradas del circuito generador de paridad con Switches.

 22

Luego de generador los datos de entrada se deben pasar por un circuito

codificador, que convierte el número decimal (que van del cero al quince) en un
número binario, y para tal fin se utilizó dos codificadores 74LS148 en cascada, y
como sus salidas son activas en bajo se colocaron en casa salida unas
compuertas NOT para que el número saliera bien, luego las salidas de los dos
codificadores se pasaron por las compuertas OR de manera de generar el número
binario que irá desde cero hasta quince. Para poder conectar ambos codificadores
se utilizó la salida “EO” del codificador de mayor peso y se conectó al Enable del
codificador de menor peso de manera que cuando el número este entre 8 y 15 se
desactive el codificador de menor peso y solo trabaje el codificador de mayor
peso, haciendo al circuito un codificador completo de prioridad al número más
grande. El circuito se muestra a continuación:

R9
1k
U 2 :E
11 10

7 4 L S 04
+ 5V

U1 U 2 :F
10 9 9 8
0 A0
11 7
12
1 A1
6 U 5 :A
2 A2 7 4 L S 04
13 1
3
1 14 3
4 GS
2 2
5
3
6
4
7 U 4 :A 7 4 L S 32

5 15 1 2
EI EO
7 4 L S 148
7 4 L S 04

U 5 :B
4
6
5
U 4 :B
7 4 L S 32
3 4

U3
7 4 L S 04
10
0 A0
9 U 4 :C
11 7
12
1 A1
6 5 6 U 5 :C
2 A2
13 9
3
1 14 8
4 GS 7 4 L S 04
2 10
5
3
6
4
7 U 4 :D 7 4 L S 32

5 15 13 12
EI EO
7 4 L S 148
7 4 L S 04

Imagen 22. Datos generados por el codificador de 16:4.

 23

Al tener los números codificados se pasan por el circuito generador de paridad,

como sigue a continuación:

U 5 :A
1
3
2

7 4 L S 32 U 6 :A
1
3
2

7 4 L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
7 4 L S 32 U 6 :B
4
6
5

7 4 L S 86
U 5 :C
9
8
10

7 4 L S 32

R 20 R 13 R 1 2 R 11 R 10
2 20 2 20 2 20 2 20 2 20

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLE
E D -P U LREPDLE-P U R P LEL E D -P U R P LE

Imagen 23. Circuito generador de paridad Par.

 24

Para las pruebas se realizarán tres ejemplos:

En el ejemplo 1, se introdujo el número 8 dando:
U 5 :A
1
3
2

7 4 LS 32 U 6 :A
1
3
2

7 4L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
7 4 L S 32 U 6 :B
4
6
5

7 4L S 86
U 5 :C
9
8
10

7 4 L S 32

R 20 R 13 R 1 2 R 11 R 10
2 20 2 20 220 2 20 2 20

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLEED -P U LREPDL E-P U R P L EL E D -P U R P L E

Imagen 24. Generador de paridad Par cuando el dato es el 8 = 1000.

En el ejemplo 2, se introdujo el número 5 dando:

U 5 :A
1
3
2

7 4 L S 32 U 6 :A
1
3
2

7 4 L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
7 4 L S 32 U 6 :B
4
6
5

7 4 L S 86
U 5 :C
9
8
10

7 4 L S 32

R 20 R 13 R 1 2 R 11 R 10
2 20 2 20 2 20 2 20 220

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLEED -P U LREPDL -P
E U R P L EL E D -P U R P LE

Imagen 25. Generador de paridad Par cuando el dato es el 5 = 0101.

 25

En el ejemplo 3, se introdujo el número 2 dando:

U 5 :A
1
3
2

74L S32 U 6 :A
1
3
2

7 4 L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
7 4 L S 32 U 6 :B
4
6
5

7 4 L S 86
U 5 :C
9
8
10

7 4 L S 32

R 20 R 13 R 1 2 R 11 R 10
2 20 220 2 20 220 2 20

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLEED -P U LREPDL -P
E U R P L EL E D -P U R P L E

Imagen 26. Generador de paridad Par cuando el dato es el 2 = 0010.

Al realizar las tres pruebas se pudo constatar que el bit que se genera es de
paridad Par, ya que al sumar todos los bits siempre daban pares de unos.
 26

Para generar la paridad IMPAR solo debemos colocar a la salida del circuito
generador de paridad una compuerta NO quedando:

U 5 :A
1
3
2

7 4 L S 32 U 6 :A
1
3
2

7 4 LS 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
U 6 :B

1
7 4LS 32
4 U 2 :A
6 7 4 L S 04
5

2
7 4 LS 86
U 5 :C
9
8
10

7 4LS 32

R 20 R 13 R 1 2 R 11 R 10
2 20 2 20 2 20 220 2 20

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLEED -P U LREPDL E-P U R P L EL E D -P U R P L E

Imagen 27. Circuito generador de paridad Impar.

 27

Para las pruebas se realizarán tres ejemplos:

En el ejemplo 1, se introdujo el número 8 dando:
U 5 :A
1
3
2

7 4 L S 32 U 6 :A
1
3
2

7 4L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4L S 86
U 6 :B

1
74 LS 32
4 U 2 :A
6 7 4 L S 04
5

2
7 4L S 86
U 5 :C
9
8
10

74 LS 32

R 20 R 13 R 1 2 R 11 R 10
220 2 20 220 220 2 20

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLE
E D -P U LREPDLE-P U R P LEL E D -P U R P L E

Imagen 28. Generador de paridad Impar cuando el dato es el 8 = 1000.

En el ejemplo 2, se introdujo el número 14 dando:

U 5 :A
1
3
2

7 4L S 32 U 6 :A
1
3
2

7 4 LS 86
U 6 :C
U 5 :B 9
4 8
6 10
5
74 L S 86
U 6 :B
1

7 4L S 32
4 U 2 :A
6 74L S 04
5
2

7 4 LS 86
U 5 :C
9
8
10

7 4L S 32

R 20 R 13 R 1 2 R 11 R 10
2 20 220 2 20 220 220

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLE
E D -P U LREPDL E-P U R P LEL E D -P U R P L E

Imagen 29. Generador de paridad Impar cuando el dato es el 14 = 1110.

 28

En el ejemplo 3, se introdujo el número 10 dando:

U 5 :A
1
3
2

7 4 L S 32 U 6 :A
1
3
2

7 4 L S 86
U 6 :C
U 5 :B 9
4 8
6 10
5
7 4 L S 86
U 6 :B

1
74LS32
4 U 2 :A
6 7 4 L S 04
5

2
7 4 L S 86
U 5 :C
9
8
10

74LS32

R 20 R 13 R 1 2 R 11 R 10
220 220 2 20 2 20 220

D5
L E D -G R E E N D1 D2 D3 D4
L E D -P U R PLLEED -P U LREPDLE-P U R P LEL E D -P U R P L E

Imagen 30. Generador de paridad Impar cuando el dato es el 10 = 1010.

Al realizar las tres pruebas se pudo constatar que el bit que se genera es de
paridad Impar, ya que al sumar todos los bits siempre daban impar.
 29

Luego se requiere un circuito que pueda detectar si algún dato llega con error y
para esto se utilizan nuevamente la compuerta or exclusiva, ya que, si llegan
pares de unos, entonces la salida del circuito dará cero, pero si llegan impares de
uno, que quiere decir que llego un bit con error, entonces la salida dará un uno
prendiendo un led ROJO, lo que indicará que algunos de los bits que están
llegando tiene un error, el circuito detector de error es el siguiente:

U 6 :D
12
11
U 6 :A 13
1
3 7 4 L S 86
2

7 4 L S 86 U 7 :B
U 6 :C 4
9 6
8 5
10
7 4 L S 86
74 LS 86 U 7 :A
U 6 :B 1
4 3
6 2
5
74 LS 86
7 4 L S 86

U 7 :C
9
8
10

74L S 86

D6
R 20 R 13 R 1 2 R 11 R 10 L E D -R E D
2 20 2 20 220 220 2 20

R 21
D5
L E D -G R E E N D1 D2 D3 D4 220
L E D -P U R PLLE
E D -P U LREPDLE
-P U R P LEL E D -P U R P L E

Imagen 31. Circuito detector de ERROR.

 30

Para probar el circuito se colocó como entrada el número 12, dando:

U 5 :A
1
3 U 6 :D
2 12
11
7 4 LS 32 U 6 :A 13
1
3 74 LS 86
2

7 4 LS 86 U 7 :B
U 6 :C 4
U 5 :B 9 6
4 8 5
6 10
5 74LS 86
74L S 86 U 7 :A
74LS 32 U 6 :B 1
4 3
6 2
5
7 4 LS 86
7 4 LS 86
U 5 :C
9 U 7 :C
8 9
10 8
10
74LS 32
74L S 86

D6
R 20 R 13 R 1 2 R 11 R 10 L E D -R E D
220 220 220 220 220

D5 R 21
L E D -G R E E N D1 D2 D3 D4 220
L E D -P U R PLLEED -P U LREPDLE
-P U R P L EL E D -P U R P LE

Imagen 32. Prueba cuando el dato de entrada es el 12 = 1100.

Se colocó como entrada el número 7, dando:

U 6 :D
12
11
U 6 :A 13
1
3 74 LS 86
2

7 4 L S 86 U 7 :B
U 6 :C 4
U 5 :B 9 6
4 8 5
6 10
5 74 LS 86
74L S 86 U 7 :A
74 LS 32 U 6 :B 1
4 3
6 2
5
74 LS 86
7 4 L S 86
U 5 :C
9 U 7 :C
8 9
10 8
10
74 LS 32
7 4 L S 86

D6
R20 R 13 R 1 2 R 11 R 10 L E D -R E D
2 20 220 2 20 220 220

R21
D5
L E D -G R E E N D1 D2 D3 D4 2 20
L E D -P U R PLLEED -P U LREPDLE
-P U R P LEL E D -P U R P LE

Imagen 33. Prueba cuando el dato de entrada es el 7 = 0111.

 31

Al llegan siempre los datos correctos el bit de salida de Detección de Error

siempre dio cero, por lo que, cuando lleguen bien los datos de entrada, el circuito
verificará si llegaron correctamente.
Pero para probar el circuito se cambiará de forma premeditada uno de los datos
que están llegando y así verificar su funcionamiento. Se mandará el dato 7 = 0111
y en el bit D3 que es “0” se colocara en “1” para la detección del error, así:

U 5 :A
1
3 U 6 :D
2 12
11
7 4 L S 32 U 6 :A 13
1
3 7 4 L S 86
2

7 4 L S 86 U 7 :B
U 6 :C 4
U 5 :B 9 6
4 8 5
6 10
5 7 4 L S 86
7 4 L S 86 U 7 :A
7 4 L S 32 U 6 :B 1
4 3
6 2
5
7 4 L S 86
7 4 L S 86
U 5 :C
9 U 7 :C
8 9
10 8
10
7 4 L S 32
7 4 L S 86

D6
+5V R 20 R 13 R 1 2 R 11 R 10 L E D -R E D
2 20 2 20 2 20 2 20 2 20

D5 R 21
L E D -G R E E N D1 D2 D3 D4 2 20
L E D -P U R PLLE
E D -P U LREPDLE-P U R P LEL E D -P U R P LE

Imagen 34. Detección de error en el Bits D3 cuando se está mandando el dato 7

= 0111 y se introduce un error colocando el bit D3 = 1.

Se puede apreciar que con el valor de 7: 0111 más el bit de paridad da 4 unos,
pero al introducir el dato D3 = 1 entonces el circuito detecta el error y se prende el
led rojo lo cual muestra que algún bit que está tiene un error.
 32

Conclusiones

Durante la práctica se tomaron varios circuitos importantes del tipo MSI, y el

primer circuito que se estudio fue un sumador que daba como salida la suma y el
acarreo, pero de solo dos bits, sin embargo, se pueden poner varios en cascada
para obtener un sumador completo de varios bits, pero se debe diseñar
incorporando el bit de acarreo, el circuito funcionó correctamente ya que se
cumplía la tabla de la verdad.
También, se estudió un sumador, pero con circuitos integrados, el cual las
entradas eran números BCD, y para tal caso se tuvo que verificar si la suma daba
más de 9 y arreglarlo, esto porque se debía mostrar el resultado en display de 7
segmentos, y este circuito se puede usar en cascada si se requiere hacer que la
suma sea de números de varios dígitos.
Para hacer la comparación de dos números se utilizó un 74LS85, el cual es un
circuito integrado que compara dos números de 4 bits indicando si es mayor,
menor o iguales los dos dígitos a comparar, en este circuito se tuvo que usar
adicionalmente unos registros PIPO para poder guardar los datos, pero el circuito
funcionó correctamente ya que cuando los números eran mayor, menor o iguales
se prendía el led correspondiente.
Por último, se verificó un circuito generador de paridad, tanto par como impar,
como también se diseñó un circuito detector de error, el cual son circuitos muy
útiles en el área de las telecomunicaciones o en los sistemas de transmisión de
datos ya que pueden ayudar a verificar si la información que está llegando es
correcta y si no lo es hacer las correcciones necesarias. Esta parte del circuito
también funcionó correctamente, ya que en las pruebas al llegar el dato correcto el
bit de detección de error no prendió, pero al generar, de forma predeterminada un
error, entonces el bit de detección de error si prendió de manera que indicaba que
algún bit tenía un error.