1º parcial – Sistemas Digitales basados en Microprocesador

2º curso de grado en Ingeniería de Telecomunicaciones

En la figura aparece la unidad operativa de un circuito generador del bit de paridad. Consta básicamente de un
registro de desplazamiento de 4 celdas (a la derecha) y un registro de 1 celda donde se almacena el bit de paridad
generado por el circuito.

Partiendo de un estado de espera, en el que todos los controles se encuentran inactivos, tras la activación del
inicializador X a 1, el circuito almacena en paralelo la palabra de 4 bits (A3 A2 A1 A0) en el registro de desplazamiento.
Genera el bit de paridad (bit de paridad a 1 si el número de 1’s de la palabra A es impar) y lo almacena en el registro
de 1 celda. Por último, el número A convertido en un número de 6 bits (los 4 originales + el bit paridad + 1 bit de
parada (0)) se transmite en serie por la salida DATA_OUT. Una salida adicional BUSY a 1 indicará que los 6 bits se
están transmitiendo. El sistema también consta de un contador con indicador de estado 000 (Z) para llevar cuenta
de los bits que se van transmitiendo.

A3 A2 A1 A0
Entrada_paralelo
0 I0 LOAD
MUX IN OUT entrada_serie DATA_OUT
I1 SHIFT salida_serie

Salida_paralelo
LOADQ
SEL

101
3

INIT
CONTADOR Z
DEC

Se pide:

 Estructura interna del registro de desplazamiento y del registro de un bit teniendo en cuenta que todas las
operaciones son síncronas utilizando flip-flops D y las puertas lógicas necesarias.
 Diagrama ASM del controlador del circuito implementado como autómata de Moore.